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在系统中提供容错的扩频时钟信号

阅读：1061发布：2020-08-11

IPRDB可以提供在系统中提供容错的扩频时钟信号专利检索，专利查询，专利分析的服务。并且为了提供容错的扩频时钟信号，提供多个具有相应的扩频控制电路的处理模块。提供冗余时钟源的时钟信号给该多个处理模块。故障转移控制逻辑选择用于每个处理模块中的来自冗余时钟源的时钟信号中的对应的一个时钟信号。将频率扩展应用于所述多个处理模块的至少某些的每个中的对应的所选择的时钟信号。，下面是在系统中提供容错的扩频时钟信号专利的具体信息内容。

权利要求

1.一种在其中提供容错的、扩频时钟信号的系统，包括：

被提供在一个或多个外壳中的多个处理模块，其中所述处理模块包括对应的时钟扩频控制电路；以及多个冗余时钟源，其将相应的时钟信号提供给所述多个处理模块，其中所述时钟扩频电路中的每个被配置成将频率扩展应用于所述时钟信号中的对应的所选择的一个时钟信号，以及其中所述处理模块中的每个包括故障转移控制逻辑以监控来自所述冗余时钟源的时钟信号以执行时钟信号故障转移。

2.权利要求1所述的系统，其中所述扩频控制电路中的至少特定的一个扩频控制电路将接收所述时钟信号中的一个时钟信号，并且将产生至少第一时钟输出，其中针对所述第一时钟输出禁用频率扩展。

3.权利要求2所述的系统，其中所述特定的扩频控制电路将进一步生成第二时钟输出，其中针对所述第二时钟输出启用频率扩展。

4.权利要求3所述的系统，其中所述特定的扩频控制电路将生成第三时钟输出，其中还针对所述第三时钟输出启用频率扩展，并且其中被应用到所述第二和第三时钟输出的所述频率扩展的设置是不同的。

5.权利要求1-4中的任何一项所述的系统，其中由所述扩频控制电路中的至少两个扩频控制电路应用的所述频率扩展的设置是不同的。

6.权利要求5所述的系统，其中由所述扩频控制电路中的所述至少两个扩频控制电路中的每一个应用的所述频率扩展的设置被（1）存储在由所述对应的扩频控制电路可存取的非易失性存储器中；或（2）通过可管理性端口被编程。

7.权利要求5或6所述的系统，其中所述频率扩展包括频率抖动，其涉及在预先定义的范围内以给定的比率改变对应的所选择的时钟信号的频率，其中所述不同的设置包括使用不同的预先定义的范围和给定的比率中的一个或多个。

8.权利要求1-7中的任何一项所述的系统，其中所述扩频控制电路是独立可控的。

9.权利要求1-8中的任何一项所述的系统，其中所述时钟故障转移控制逻辑将响应于检测到所述第一冗余时钟源的所述时钟信号的故障或劣化实现从所述冗余时钟源的第一个的时钟信号到所述冗余时钟源的第二个的时钟信号的故障转移。

10.一种提供容错的、扩频时钟信号的方法，包括：

提供多个具有相应的扩频控制电路的处理模块；

将冗余时钟源的时钟信号提供给所述多个处理模块；

由故障转移控制逻辑选择用于每个处理模块中的来自所述冗余时钟源的所述时钟信号中的对应的一个时钟信号；并且将频率扩展应用于所述多个处理模块的至少某些的每个中的所述对应的所选择的时钟信号。

11.权利要求10所述的方法，进一步包括:

在所述多个处理模块的特定的一个处理模块中，由所述故障转移控制逻辑从来自所述冗余时钟源中的一个冗余时钟源的所述对应的所选择的时钟信号到来自所述冗余时钟源中的另一个冗余时钟源的另一个时钟信号进行故障转移。

12.权利要求10所述的方法，进一步包括:

在所述多个处理模块的特定的一个处理模块中，提供来自所述对应的扩频控制电路的多个输出时钟信号，其中所述多个输出时钟信号被提供给所述特定的处理模块中的不同部件，并且其中不同的扩频设置被用于所述多个输出时钟信号。

13.权利要求10所述的方法，进一步包括:

独立地控制对应的处理模块中的所述扩频控制电路的扩频设置。

14.用于具有多个处理模块的系统中的第一处理模块，包括：时钟故障转移逻辑，其用于接收来自复数个时钟源的时钟信号，并且用于选择用于所述处理模块中的所述复数个时钟信号中的一个时钟信号；

扩频控制电路，其用于接收所选择的时钟信号，并且用于将频率扩展应用于所述所选择的时钟信号，其中所述扩频控制电路是独立于在所述多个处理模块中的另一个处理模块中提供的至少另一个扩频控制电路可控的。

15.权利要求14所述的第一处理模块，其中所述扩频控制电路将基于所述所选择的时钟信号输出多个时钟输出，其中所述多个时钟输出具有不同的频率扩展设置。

说明书全文

在系统中提供容错的扩频时钟信号

背景技术

[0001] 高性能计算机系统可以利用多个处理器来增加处理能力。可以在各处理器中间划分及分配处理工作量以减少执行时间并增加性能。多处理器系统可以由多个节点或单元形成，其中每个节点或单元包括一个或多个处理器、存储器、以及输入/输出（I/O）设备。

[0002] 当设计高性能计算机系统时，可靠性和减少的电磁发射是系统设计者不断努力克服的问题。

附图说明

[0003] 针对以下图描述本发明的某些实施例：图1是根据实施例的包括多个处理模块和冗余时钟源的示例性系统的框图；
图2是根据实施例的处理模块的框图；
图3是用于根据实施例的布置中的时钟源的框图；以及
图4是根据实施例的处理的流程图。

具体实施方式

[0004] 图1图示出了包括多个处理模块102的示例性系统，所述多个处理模块102被用于传送数据和信号的路由基础设施104互连。该路由基础设施104包括通信线路和交换机（例如，交叉式交换机）。系统的该“处理模块”可以是处理器单元、计算机节点、或包括电子部件的任何其它类型的组件。包含处理模块102的系统可以是计算机系统、存储系统、通信系统、或任何其它类型的电子系统。

[0005] 在某些实施方式中，图1的系统具有一组可靠性、可用性、和可服务性（RAS）特征以允许不中断的生存期操作。例如，可以提供冗余电源和其它系统基础设施（例如，冗余网络连接、系统管理功件等）。另外，可以通过为特定的应用分割或分配一组处理模块102来应付处理模块级别的故障（从而使得在该组的一个或多个处理模块失败的情况下，该应用可以继续在该组的（一个或多个）剩余处理模块上执行）。图1的系统是可缩放的系统，因为处理模块102可以被添加或移除。另外，为了进一步的灵活性，处理模块102可以被包括在一个或多个外壳中。

[0006] 为了时钟容错，在图1中示出的系统还具有多个冗余时钟源106、108，其提供冗余时钟信号110、112，该冗余时钟信号110、112经由系统背板130（或其他类型的互连结构）通过多个冗余时钟分布路径被路由至处理模块102。在时钟源或从时钟源输出的信号的故障的情况下，冗余时钟源启用故障转移（failover）支持。

[0007] 时钟源106、108中的每个都是全局时钟源，其提供时钟信号给多个处理模块102。在某些实施方式中，期望的是，来自公共时钟源的时钟信号被多个处理模块接收以减少时钟相位差（clock skew），其可能在相应的处理模块102中的操作系统的执行期间导致故障。通过使用全局时钟源，可以在处理模块102处经历最小的时钟相位差。

[0008] 如图1中所示出的那样，每个处理模块102包括时钟故障转移逻辑122，其监控来自时钟源106、108的时钟信号。响应于检测到所述时钟信号中的一个的故障，时钟故障转移逻辑122执行故障转移到另一个时钟信号。

[0009] 如图1中所进一步示出的那样，每个处理模块102包括处理器子系统114、存储器子系统116（其可以包括一个或多个基于盘的存储设备和/或集成电路或半导体存储器设备），以及一个或多个输入/输出（I/O）设备118。

[0010] 此外，每个处理模块102包括单独可控的扩频控制电路120，其被配置成对所选择的时钟信号（由时钟源106、108提供的时钟信号110、112中的所选择的一个）应用频率扩展（诸如频率抖动）。扩频指的是这样的技术，其中电磁（EM）能量（在这种情况下是所选择的时钟信号的能量）在频域内被扩展。根据某些实施例实现这一点的一种方式是对所选择的时钟信号应用频率抖动，其中频率抖动指的是在所定义的范围内以给定的比率改变时钟信号的频率。

[0011] 通过采用根据某些实施例的扩频控制电路120和时钟故障转移逻辑122，解决了在包括冗余的全局时钟源的系统中将时钟扩频与故障转移机制相结合的挑战。常规地，由于各种问题，在包括容错全局时钟源的背景下添加时钟扩频是不可行的。

[0012] 在对应的处理模块102中的扩频控制电路120是独立可控的并且是可设定的，从而使得在不同的处理模块102中应用的频率扩展可以是不同的，如果期望的话。例如，不同的时钟抖动可以被应用在不同的处理模块中。例如，与在第二处理模块中应用的频率抖动相比较，在第一处理模块中应用的频率抖动可以使用不同的范围和比率。在每个处理模块102中的所应用的频率扩展的特性可以是基于被应用到对应的扩频控制电路120的配置参数。例如，为每个处理模块102定制的扩频配置参数可以被存储在附连到对应的扩频控制电路120并且可由该对应的扩频控制电路120存取的非易失性存储器中。可替换地，每个处理模块102的扩频控制电路120可以是可通过使用系统中的可管理性端口单独编程的。

[0013] 由于不同的处理模块102可以在任何给定时间以不同的频率来操作，所以通过在相应的处理模块102中应用不同的频率抖动，可以实现峰值水平的EM发射的减少。政府规定对来自系统的EM发射的峰值能量水平设置阈值。

[0014] 处理模块102的部件中的某些可以使输入时钟信号的频率增加到用于这些部件的内部操作的更高的频率。例如，参考时钟信号可以处于100到400MHz（兆赫）的范围内。在某些部件中所执行的时钟频率的增加可以产生在1到5GHz（千兆赫）或更高的范围内的内部时钟。此类高频率内部时钟信号的产生导致生成可以在升高的EM发射中出现的放射地有效的谐波能量。

[0015] 通过在对应的处理模块中使用扩频控制电路120，EM发射的能量可以在更宽的带宽上扩展从而使得系统遵守规章标准的可能性增加。扩频控制电路120允许抖动被局部化，从而使得在对应的处理模块102中的时钟信号的瞬时频率被随机化并且作为结果，实现较低峰值发射水平。

[0016] 如果期望的话，单独地控制扩频控制电路120的能力还允许使得扩频控制电路120中的任何一个诸如对于包含不能很好地容许频率抖动的部件的特定处理模块102而言禁用。

[0017] 在进一步的实施例中，每个扩频控制电路120可以基于输入时钟信号（来自时钟源106、108中的一个）输出多个时钟输出。来自扩频控制电路120的多个时钟输出可以具有不同的扩频设置，其被依赖于接收对应的时钟输出的处理模块102中的单独部件（例如，处理器子系统114、存储器子系统116、和（一个或多个）I/O设备118）的容许水平而加以应用。处理模块102中的部件中的某些可以能够比其他部件更好地容许频率抖动。对于某些部件而言，由扩频控制电路120提供的时钟输出甚至可以被禁用。

[0018] 在还提供具有冗余时钟源106、108的形式的时钟冗余的系统的背景下提供独立可控的扩频控制电路120。采用冗余时钟源106、108避免了单点故障。应当注意的是，故障可以发生在时钟源106、108自身中，或发生在从时钟源106或108到处理模块102的通信路径中。虽然只有两个时钟源106、108在图1中被描绘，但是需要注意的是，其他实施方式可以采用额外的时钟源。在来自时钟源的特定时钟信号的故障的情况下，可以从时钟源106、108中的一个的第一时钟信号到与时钟源106、108中的另一个相关联的另一个时钟信号执行故障转移。

[0019] 图2图示出了根据示例的处理模块102中的部件。两个处理器202和204被示出，其中这两个处理器202、204是图1中示出的处理器子系统114的一部分。此外，存储器设备206和208被示出，其中存储器设备206、208是图1中示出的存储器子系统116的一部分。

[0020] 此外，提供I/O设备210、212，其对应于图1中示出的（一个或多个）I/O设备118。在一个示例中，I/O设备210、212可以采用特定用途集成电路（ASIC）设备加以实现。在其他实施方式中，I/O设备210、212可以采用其他类型的集成电路设备加以实现。

[0021] 出于示例的目的，提供图2中示出的处理模块102的各种部件的布置。在其他实施方式中，可以采用部件的其他布置。

[0022] 处理器模块102中的扩频控制电路120产生被路由至图2中示出的部件中的对应的不同部件的时钟输出214。注意的是，被提供给不同类型的部件的不同的时钟输出214可以具有所应用的不同的扩频设置。实际上，时钟输出214中的某些可以使扩频禁用—例如，不对此类时钟输出应用时钟抖动。以这样的方式，不能很好地容许时钟频率扩展的处理模块102的部件可以使被提供给此类部件的时钟输出禁用。然而，对于被提供给处理模块102的其他部件的时钟输出而言，依赖于此类其他部件的容许水平，可以应用不同的频率抖动设置。

[0023] 从由时钟故障转移逻辑122提供的输入时钟信号216产生来自扩频控制电路120的时钟输出214。时钟故障转移逻辑122接收两个时钟信号：时钟（CLOCK）0和时钟（CLOCK）1。可以从时钟源106接收时钟0信号，而从时钟源108接收时钟1信号。时钟故障转移逻辑122包括监控设备，其针对时钟信号的故障或劣化来监控两个输入时钟信号。例如，如果时钟0被认为是主输入时钟信号，并且时钟1被认为是次输入时钟信号，则时钟故障转移逻辑122将监控主时钟信号时钟0以针对故障或劣化进行检测。如果检测到该故障或劣化，则时钟故障转移逻辑122执行故障转移到次时钟信号时钟1(从而使得时钟1代替时钟0被作为时钟信号216输出)。

[0024] 图3是时钟源（图1中的106或108）的示例性布置的框图。时钟源106或108包括振荡器302，其提供振荡信号304到多路复用器306的一个输入。多路复用器306在它的其它输入处接收振荡信号308，该振荡信号308是由另一个多路复用器316输出的（在下文中被进一步讨论）。

[0025] 多路复用器306选择振荡信号304或振荡信号输入308以作为时钟信号310输出到缓冲器312。缓冲器312产生用于通过系统背板130传送的时钟信号310的多个副本（314）。

[0026] 副本314表示本地振荡器输出或外部振荡器输出中的所选择的一个的相同的副本（其中在下文中描述外部振荡器输出的选择）。在某些实施方式中，副本的数量等于处理模块102的数量。时钟源106和108中的每个生成相同数量的时钟信号副本以便通过系统背板130传输到处理模块102。

[0027] 在图3的示例实施方式中，假定时钟源106或108是多外壳系统的一部分。在这样的系统中，图1的布置可以在一个外壳中，而其他外壳可以包括处理模块和时钟源的其他布置。该多个外壳中的每一个可以包括多个处理模块。根据希望的负荷选择用于输出时钟信号副本314的缓冲器312的大小。在图3的实施方式中，假定四个外壳。然而，在其他配置中，可以使用不同数量的外壳。此外，代替使用两个具有对应的振荡器的全局时钟源的是，可以在其他实施方式中使用不同数量的冗余时钟源。

[0028] 在时钟源106或108中提供电路以允许时钟源106或108接收来自其它外壳的振荡信号以便用于时钟源106或108中。该电路还允许来自振荡器302的振荡信号304被路由（通过多路复用器306），路径330，交换机318、320、322，以及连接器结构318。

[0029] 连接器结构318包括端口324、326和328，其连接到相应的外壳2、3和4（其中假定时钟源106或108在外壳1中）。交换机318、320和322是双向交换机，其允许任何一个振荡信号从外壳2-4输入到时钟源106或108中，或以允许振荡器302的振荡信号304被输出到其他外壳。由交换机方向选择信号控制交换的方向。

[0030] 假定交换机318、 320和322被设置成从其它外壳将振荡信号路由到时钟源106或108中，来自该其它外壳的此类振荡信号被提供给多路复用器316的相应输入，多路复用器316选择此类振荡信号中的一个以输出作为被提供给多路复用器306的振荡信号308。

[0031] 另一方面，如果交换机318、320和322被设置成输出时钟源106或108的振荡信号304到所述其它外壳，则通过路径330经由交换机318、320和322将振荡信号304提供到互连结构318的相应的端口324、326和328。

[0032] 在其他实施方式中，用于从其他外壳将振荡信号路由到时钟源106或108的电路、或用于将时钟源106或108的振荡信号路由到其它外壳的电路可以被省略。

[0033] 图4是根据实施例的一般处理的流程图。具有相应的扩频控制电路120的复数个处理模块102被提供（在402处）。提供冗余时钟源106、108的时钟信号（在404处）给该复数个处理模块102。在每个处理模块中，由时钟故障转移逻辑122（在406处）选择用于该处理模块中的来自冗余时钟源的时钟信号中的对应的一个时钟信号。频率扩展然后被应用（在408处）于每个处理模块102中的对应的所选择的时钟信号。

[0034] 在上述描述中，许多细节被阐述以提供对本发明的理解。然而，本领域的技术人员将理解的是，本发明可以在没有这些细节的情况下实现。虽然已经针对有限数量的实施例公开了该发明，但是本领域的技术人员将了解由此而来的许多修改和变化。其用意是，所附的权利要求覆盖该修改和变化如同落入该发明的真正精神和范围之内。

标题	发布/更新时间	阅读量
时钟信号发生器-专利编号CN100338875C	2020-05-11	288
时钟信号发生器-专利编号CN108123701A	2020-05-13	521
时钟信号发生器-专利编号CN1773855A	2020-05-11	311
时钟信号发生器-专利编号CN1218490C	2020-05-12	483
复合时钟信号-专利编号CN1121755A	2020-05-13	874
时钟信号控制器-专利编号CN104734672B	2020-05-13	221
时钟信号发生器-专利编号CN102684654B	2020-05-12	353
时钟信号发生器-专利编号CN108123755A	2020-05-11	322
时钟信号控制器-专利编号CN104734672A	2020-05-11	1019
时钟信号发生器-专利编号CN1364340A	2020-05-12	353

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