技术领域

本发明涉及时钟控制信号领域，特别涉及利用在例如电信系 统中的分布时钟信号和同步信号以及利用复合时钟信号CLSY (“时钟”和“同步”)进行定时。 背景技术

在电话和电信范围内，通常需要进行某种形式的时钟和/或 同步信号的分配。在大的被连接系统(“大”具有物理含义)、例如 包括各种多路复用级的交换设备中这种需要尤为广泛。

在包括固定在电路板上的电路的大的交换设备的情况下，电 路板安放在箱体和机壳内，需要对相对较高频率的时钟和较低频 率的定时或同步脉冲进行分配，以便作为进行形成帧的基准等。

为此，安装在箱体或机壳内的电信设备包括相当数量的电缆 形式的传输装置、在后面板上的连接器引脚以及在后面板上的电 触头和导线等。所有这些信号传输设备所需的空间很大并且很昂 贵。例如，连接器中连接器引脚的数目通常是限制开关尺寸的资 源。

在早期的给所有箱体和机壳分配时钟信号和同步信号的系 统中，作为规则，所有接收机使用了两根同轴电缆或双绞线电缆。 换句话说，一根同轴电缆用于高频时钟而另一根双绞线电缆用于 同步时钟。

在高频时钟与同步脉冲一道被分配的时钟分配方案中，这就 意味精度必须非常高，以便同步信号不到达错误的地方或在错误 的时钟波前或边缘被解释。这就尤其对电缆(时钟和同步信号的 提供)长度的相互精度以及这些电缆相对于到达系统其它目的地 的其它电缆对的相互关系提出了较高的要求。

此外，电路利用其实际进行操作的实际高频时钟信号的分配 也对电缆和设备的良好接地等以及电缆和设备的屏蔽提出了较 高的要求，因此能够避免EMC干扰并能够控制和保持连续的功 能。

产生精确的时钟频率的常用方法是从高频振荡器出发，将频 率分成为所需的时钟频率，获得的频率具有良好的稳定性和已被 分频系数改善了分辨率精度。

分配时钟信号的常用方法也是传送较低频率的时钟信号，该 时钟信号然后又控制某种从中产生了所需时钟频率的具有较高 频率的振荡器。瑞典专利SE 406,655公开了用于这种技术的特殊 解决方案。美国专利US—A5,077,734公开了应用这种技术，根 据较低的基准频率产生略微高些的时钟频率的数字网络中的小 型专用交换机。

法国专利EP—A10,190,731公开了包括提供时钟信号和同 步信号的接收器部件的装置，在该装置中，该接收器部件通过中 继器从发射器获得被同步信号跟随的时钟信号。

最后，英国专利GB—A2,216,366公开了一时序发生器，在 该时序发生器中，取出复合比特数据流并使其产生64KHz和 8KHz信号的数据比特定时(clocking)信号，以便使字节与这一位 流进行同步定时，如此产生的定时信号即使当比特数据流停止时 也继续提供正确的定时。这一情形中，复合信号基于二进制值“1” 的脉冲的双向或交替变换。

上述专利都没有完全解决在利用数量级为几百兆赫兹的时 钟频率进行操作的同时需要在例如可以包括许多电路板的电信 设备中进行时钟信号分配的基本问题。 发明概述

实施本发明将获得复合基准信号CLSY，通过对这一CLSY 信号进行简单调制就可以容易地利用一个信号来分配外部时钟 信号和同步信号，在后面的用于产生高的比特定时频率fBCL的比 特定时频率发生器中对同步信号进行检测将产生这样的结果，即 可能在基准信号CLSY的波前或边缘后出现的任何定时抖动将 不会影响第二次获得的本地同步信号的分辨率，由本地同步信号 确定的每一数据比特帧将总是按照位定时频率fBCL精确地包含预 定数目的数据位。

根据本发明，包括PLL电路、分频电路、移位寄存器和逻辑 电路的比特定时频率发生器译码被包括在基准信号中的同步信 息并产生比CLSY信号的时钟频率高得多的比特定时频率，由此 从比特定时频率发生器获得相对于其高频系统时钟和相对于利 用在复合基准信号CLSY中的同步信号变换的外部时域都具有 高的精度的同步脉冲。

根据本发明，CLSY包括最好只在5-10兆赫兹范围内的时 钟频率，而比特定时频率，即系统频率的数量级为几百兆赫兹，与 此同时，同步频率的数量级可以仅为约几万赫兹或更低。

本发明具有以下优点：

从EMC的观点来看，时钟信号的分配更容易了。分配媒介不 必与单独地分配系统时钟和同步时具有相同的精度。这就可以例 如使用一根低质量的光缆。

因为同一物理信号路径用于时钟信号和同步信号，所以在设 备和后面板等中节省了引脚和空间。

因为可以用锁相环、即PLL器件在同一芯片上产生本地系 统时钟和同步信号，所以能够获得非常好的精度。

在上述情形中，基准信号的频率f例如是5.12MHz而外部 同步信号SYN0的频率fSYN0例如相当于时钟频率的1/640，即 8KHz。 附图概述

现在将参考具有参考图的优选示例性实施例来描述本发明， 其中

图1概括地以方框图的形式表示根据复合基准信号产生同 步信号和高频比特定时信号的发生器；

图2较详细地表示本发明的示范性实施例，该实施例包括从 被包含在复合基准信号中的时钟信号获得高频比特定时信号以 及从复合基准信号中的同步信号获得帧同步信号的发生器；

图3表示在图1的发生器中的比特定时信号、第一时钟信 号、第二时钟信号和选通信号之间的时间关系；

图4表示当基准信号呈现确定同步信号的同步模式时，复合 基准信号和第一时钟信号之间以及第二时钟信号和选通信号之 间的时间关系。 实施本发明的最佳方式

图1概括地表示根据主要由外部时钟信号CL0组成的复合 基准信号CLSY产生同步SYN1和高频比特定时信号BCL的发 生器GEN。在所示的情形中，基准信号的频率fCL0例如是 5.12MHz，而外部同步信号SYN0的频率fSYN0例如相当于时钟频 率的1/640，即8KHz。在所示实施例的情形中，当用公式fCL0＝M ·fSYN0时，M将等于640。发生器GEN产生了具有频率fBCL ＝184.32MHz的内部比特定时信号BCL，并且在所示实施例的 情形中，公式fBCL＝2NfCL0中的2N将等于36，因此N等于18。发 生器GEN还产生了具有频率fSYN1＝8KHz的本地同步信号 SYN1，该信号SYN1在其时域也与比特定时信号BCL相关，与 此同时，还利用发明的检测被包括在复合基准信号CLSY中的同 步信号SYN0的方法与外部同步信号SYN0相关。

图2表示本发明的示范性实施例，其包括图1所示发生器 GEN，其主要部件包括产生比特定时频率fBCL的频率和锁相环 PLL，由根据频率fBLC产生两个频率fCL1和fCL2的两个部分计数器 组成的分频器，产生选通信号STROB的电路，包含4个比特b1 -b4的移位寄存器SR，以及为简单的“与”门形式、用于产生同步 信号SYN1的逻辑电路。频率和锁相环路或电路PLL还包括乘法 比较器COMP，低通滤波器LP和压控振荡器OSC。产生比特定时 频率fBCL的频率和锁相环PLL可以采用本领域已知的任何标准 电路方案。压控振荡器输出的比特定时信号BCL在部分-计数器 DIV1，中被系数N除，以便得到频率fCL2，在所示实施例中，该系 数等于整数18，此后频率fCL2在第二部分-计数器DIV2中再被 系数2除，以便获得频率fCL1，它应当等于复合基准信号CLSY中 的时钟频率fCL0。因此，在该示范性实施例中，fBCL＝184.32MHz， fCL2＝10.24MHz而fCL1＝5.12MHz。复合基准信号CLSY的时钟 频率fCL0在比较器中与来自另一部分-计数器的频率fCL1比较。该 比较器输出正比于相位偏移的信号电压，并且通过低通滤波器 LP设法控制压控振荡器，以使fCL1＝fCL0且信号之间的相位差将 接近零。低通滤波器的作用是降低调整环路的调整速度，这意味 着频率fCL0的暂时偏离不会立即影响压控振荡器。这就意味着一 旦相位控制环路PLL已达到平衡状态，则即使在微小干扰、例如 信号CLSY暂缺的情况下频率fBCL也将保持稳定，还意味着即使 在输入的时钟信号CL0中出现了定时抖动也将实际获得稳定的 比特定时频率。

利用具有频率fCL1的信号-在所示情形中为10.24MHz的频 率-产生了选通信号STROB，该选通信号STROB和基准信号 CLSY一起输入给例如移位寄存器SR，在所示最佳实施例的情形 中，该移位寄存器SR具有4个比特b1—b4。选通信号STROB选 通移位寄存器SR中的4个比特b1—b4，在移位寄存器的输出端 获得的信号输入给“与”门G，在所示实施例的情形中，在将信号 输入给门G之前反相最后的两个输出，即来自输出b1和b2的信 号。因此，这就产生了这样的状态，即如果同时地给门G传送在移 位寄存器的4个输出端处的位组合0011，则该门将按照已知的方 式在其所有输入都具有高逻辑电平的时间内输出信号。因此，在 最佳实施例中，CLSY信号具有与同步信号相关的二进制排列… 010100110101……。根据基本的示范性实施例，为了检测能够确 定同步信号的比特组合11或00，移位寄存器SR原则上只需要 两个比特。换句话说，在同步信号中，为了如完全地看出的那样在 CLSY中保持相位不变，CLSY可以分别具有排列… 1010-110101…和…0101001010…，并且在这样的实施例中，通 过使逻辑电路，例如交替地作为具有两输入的“与”门和作为具有 两输入的“或非”门起作用，来构成逻辑电路G来分别检测由移位 寄存器SR恰当地交替输出的位组合11和00将是有利的。如在 最佳实施例中那样地将确定同步信号的比特数目增大为例如4 位，就进一步改善了暂时干扰将不会产生被认为是同步信号的可 靠性。

为了进一步说明信号序列，图3表示了包括在假想的 2N＝16的情况下的，包括信号BCL、CL1、CL2和STROB的时 间片，即被产生的信号BCL的频率是复合基准信号CLSY中的 时钟信号的频率的16倍。从图3看出，利用信号CL2按常规方式 产生了选通信号STROB，并且该选通信号将位于或基本上位于 时钟信号CL1各个半周期的中部，由于因为频率和相位锁定电路 或环路PLL的作用，时钟信号CL1和复合基准信号CLSY中的 时钟信号CL0是重合的，所以该选通信号也因此位于时钟信号 CL0各个半周期的中部。选通信号脉冲的脉冲宽度例如可以方便 地相当于比特定时信号BCL的脉冲宽度，并且可以按照已知的 方式来产生。

图4表示复合基准信号CLSY的时间片，并且表示了包括同 步信号SYN0的信号。该图还以相同的时间比例表示了根据以上 参看图2和图3已进行的描述所获得的信号CL1、CL2和 STROB。利用选通信号STROB对信号CLSY进行的选通的二进 制结果示于图4的下部。当信号CLSY已在图2的移位寄存器 SR中被移位，因此标为SYN0的部分-它在所示实施例中的长 度为4个位b1-b4-位于移位寄存器SR中并且被选通信号 STROB选通时，二进制值b1＝0，b2＝0，b3＝1和b4＝1就被并行 地传送给图2的门G的输入端。由于该门相应于b1和b2的两输入 已被反相，所以门G将在其全部4个输入端上得到高逻辑电平的 信号，由此在其输出端SYN1输出相应的信号。选通移位寄存器 SR输出的信号的脉冲宽度可以相适应地与选通信号STROB的 脉冲宽度相同，且门G由此也将产生宽度约为比特定时信号 BCL的半个周期的数量级的脉冲。例如反相相应于b3和b4的两个 输入，并且例如使用“或非”门来代替“与”门G具有同样的效果， 这对本领域的技术人员来说是显而易见的。相应地，其相应于移 位寄存器的两个位b3和b4的输入的与门被反相，将产生位组合 1100的输出脉冲，即在所示实施例的情形中，被包含的同步信号 是由在信号CLSY中具有两个时间间隔的信号组成的，在高逻辑 电平后是低逻辑电平的两个时间间隔，一个时间间隔t相当于频 率fCL1或fCL1的半个周期。

通过高精度地使选通信号STROB位于信号CLSY中的两 种预期电平变化的中间，就能够保证即使复合基准信号中的时钟 信号CL0具有很强的计时抖动和很模糊地确定的高低逻辑电平 间的转换也能够检测或选通同步信号SYN0。发明的方法保证了 同步信号SYN0的检测，因为选通信号STROB位于比特定时信 号BCL的时域内，所以同步信号SYN1自动地与比特定时信号 相关，由此保证了将从比特定时信号BCL精确地获得被同步信 号SYN0，即被频率fSYN1确定的数据位帧的2N·M个时钟脉冲。 当通过分频比特定时信号BCL获得了产生SYN1的信号 STROB时，就以最大的时间分辨率同时将频率fSYN1完全锁定到 比特定时信号的频率fBCL。在示范性实施例中，2N等于36而M 等于640，该实施例以184.32MHz的比特定时频率为具有8KHz 的同步频率和被稳定地获得的但具有主要以5.12MHz的频率运 行的转移基准时钟的每一数据位帧提供了23040个时钟脉冲，如 果以高于184.24MHz的频率实施该实施例将提供更好的时钟分 配条件。

在发明的系统中，每一电路板可以具有其自己的CLSY信 号。当产生信号CLSYn，n＝1，2，3…时，应当保证它们的相互相 位关系的偏离将不大于半个时间间隔t，t相当于CLSY信号中的 时钟频率fCL0的半个周期。换句话说，根据所示实施例，CLSYn必 须以定时频率fCL0＝5.12MHz位于宽为1/2t＝44ns的窗口内。 通过利用在锁相环PLL内的低通滤波器LP适当地选择时间常 数，则系统中的任何电路板就能够在任何时刻从该系统中的任一 电路板接收复合基准信号CLSYn，这就在这样的系统中提供了重 要的安全冗余。