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用于正交时钟信号产生的装置和方法

阅读：1048发布：2020-09-09

IPRDB可以提供用于正交时钟信号产生的装置和方法专利检索，专利查询，专利分析的服务。并且本发明提供用于正交时钟信号产生的装置和方法。在某些实施中，正交时钟信号产生器包括正弦整形滤波器和多相滤波器。所述正弦整形滤波器可接收输入时钟信号，如方波或矩形波，并且可对所述输入时钟信号进行滤波以产生正弦型时钟信号。此外，所述多相滤波器可使用所述正弦型时钟信号以产生同相（I）和正交相（Q）时钟信号，其可具有约九十度的相差。在某些配置中，由所述多相滤波器产生的所述同相和正交相时钟信号可被缓冲电路缓冲以产生适合使用于时钟和数据恢复（CDR）系统中的同相和正交相正弦型参考时钟信号。，下面是用于正交时钟信号产生的装置和方法专利的具体信息内容。

权利要求

1.一种装置，其包括：

正弦整形滤波器，

其被配置来接收时钟输入信号并对所述时钟输入信号进行滤波以产生正弦型时钟信号；和

多相滤波器，其被配置来接收所述正弦型时钟信号并基于所述正弦型时钟信号产生同相时钟信号和正交相时钟信号，其中所述同相时钟信号和所述正交相时钟信号具有正交相位关系。

2.根据权利要求1所述的装置，其还包括缓冲电路，所述缓冲电路被配置来缓冲所述同相时钟信号以产生同相正弦型参考时钟信号，以及缓冲所述正交相时钟信号以产生正交相正弦型参考时钟信号，其中所述同相正弦型参考时钟信号和所述正交相正弦型参考时钟信号具有正交相位关系。

3.根据权利要求2所述的装置，其还包括相位内插器，所述相位内插器被配置来基于所述同相正弦型参考时钟信号和所述正交相正弦型参考时钟信号的加权和而产生内插的时钟信号。

4.根据权利要求3所述的装置，其还包括取样器，所述取样器被配置来接收串行数据流，并对取样时钟信号的上升沿和所述取样时钟信号的下降沿的至少一者上的所述串行数据流进行取样，其中所述相位内插器被配置来基于所述内插的时钟信号产生所述取样时钟信号。

5.根据权利要求2所述的装置，其中所述时钟输入信号是方波时钟输入信号或矩形波时钟输入信号中的一个，其中所述时钟输入信号具有第一周期，且其中所述同相正弦型参考时钟信号和所述正交相正弦型参考时钟信号每个具有约等于所述第一周期的周期，且其中所述同相正弦型参考时钟信号和所述正交相正弦型参考时钟信号具有约等于所述第一周期的四分之一的相差。

6.根据权利要求2所述的装置，其还包括调节器，所述调节器被配置来产生调节电压，其中所述调节器被配置来使用所述调节电压而对所述缓冲电路的至少一部分供电。

7.根据权利要求2所述的装置，其中所述时钟输入信号、所述正弦型时钟信号、所述同相时钟信号、所述正交相时钟信号、所述同相正弦型参考时钟信号和所述正交相正弦型参考时钟信号是差分信号。

8.根据权利要求2所述的装置，其中所述多相滤波器包括第一级，其包括第一多个电阻器和第一多个电容器，其中所述第一级与所述多相滤波器的传递函数的第一极点相关。

9.根据权利要求8所述的装置，其中所述同相时钟信号和所述正交相时钟信号被配置来当所述时钟输入信号的频率约等于所述第一极点的频率时具有大约相同的振幅。

10.根据权利要求8所述的装置，其中所述时钟输入信号具有第一周期，且其中当所述时钟输入信号的频率约等于所述第一极点的频率时，所述同相时钟信号和所述正交相时钟信号具有约等于所述第一周期的四分之一的相差。

11.根据权利要求8所述的装置，其中所述多相滤波器还包括第二级，所述第二级包括第二多个电阻器和第二多个电容器，其中所述第二级与所述多相滤波器的所述传递函数的第二极点相关。

12.根据权利要求11所述的装置，其中所述多相滤波器还包括安置在所述第一级与第二级之间的级间缓冲电路，其中级间缓冲电路被配置来缓冲由所述第一级产生的输出信号，并产生作为至所述第二级的输入的缓冲信号。

13.根据权利要求8所述的装置，其中所述第一多个电阻器包括第一多个可变电阻器，其中所述多相滤波器还包括极点控制模块，所述极点控制模块被配置来至少部分通过控制与所述第一多个可变电阻器相关的电阻而控制所述第一极点的频率中的某一位置。

14.根据权利要求8所述的装置，其中所述第一多个电容器包括第一多个可变电容器，其中所述多相滤波器还包括极点控制模块，所述极点控制模块被配置来至少部分通过控制与所述第一多个可变电容器相关的电容而控制所述第一极点的频率中的某一位置。

15.根据权利要求2所述的装置，其中所述正弦整形滤波器包括反相器和电阻器，所述反相器包括被配置来接收所述时钟输入信号的输入端，和被配置来产生所述正弦型时钟信号的输出端，其中所述电阻器在所述反相器的所述输入端与所述输出端之间电连接。

16.根据权利要求2所述的装置，其中所述缓冲电路包括第一缓冲反相器、第二缓冲反相器、第一缓冲电阻器和第二缓冲电阻器，且其中所述第一缓冲反相器包括被配置来接收所述同相时钟信号的输入端和被配置来产生所述同相正弦型参考时钟信号的输出端，且其中所述第二缓冲反相器包括被配置来接收所述正交相时钟信号的输入端和被配置来产生所述正交相正弦型参考时钟信号的输出端，且其中所述第一缓冲电阻器在所述第一缓冲反相器的所述输入端与所述输出端之间电连接，且其中所述第二缓冲电阻器在所述第二缓冲反相器的所述输入端与所述输出端之间电连接。

17.一种时钟信号产生的方法，所述方法包括：

使用正弦整形滤波器对时钟输入信号进行滤波以产生正弦型时钟信号；和使用多相滤波器从所述正弦型时钟信号产生同相时钟信号和正交相时钟信号，其中所述同相正弦型参考时钟信号和所述正交相正弦型参考时钟信号具有正交相位关系。

18.根据权利要求17所述的方法，其还包括：

使用缓冲电路缓冲所述同相时钟信号以产生同相正弦型参考时钟信号；和使用所述缓冲电路缓冲所述正交相时钟信号以产生正交相正弦型参考时钟信号，其中所述同相正弦型参考时钟信号和所述正交相正弦型参考时钟信号具有正交相位关系。

19.根据权利要求18所述的方法，其还包括使用相位内插器产生内插的时钟信号，其中所述内插的时钟信号是基于所述同相正弦型参考时钟信号和所述正交相正弦型参考时钟信号的加权和。

20.根据权利要求19所述的方法，其还包括基于所述内插的时钟信号产生取样时钟信号，和使用所述取样时钟信号对串行数据流进行取样。

21.根据权利要求18所述的方法，其还包括使用调节器产生所述缓冲电路的调节电压。

22.根据权利要求18所述的方法，其中所述同相正弦型参考时钟信号和所述正交相正弦型参考时钟信号具有相同振幅。

23.一种装置，其包括：

用于正弦整形的构件，其被配置来接收时钟输入信号并对所述时钟输入信号进行滤波以产生正弦型时钟信号；

用于多相滤波的构件，其被配置来接收所述正弦型时钟信号并基于所述正弦型时钟信号而产生同相时钟信号和正交相时钟信号；和用于缓冲的构件，其被配置来缓冲所述同相时钟信号以产生同相正弦型参考时钟信号，和缓冲所述正交相时钟信号以产生正交相正弦型参考时钟信号，其中所述同相正弦型参考时钟信号和所述正交相正弦型参考时钟信号具有正交相位关系。

说明书全文

用于正交时钟信号产生的装置和方法

技术领域

[0001] 本发明的实施方案涉及电子设备，且更特定地涉及正交时钟信号产生器。

背景技术

[0002] 时钟和数据恢复（CDR）系统可使用于多种应用中以从高速串行数据流恢复数据。CDR系统可（例如）使用于电信系统、光学网络和芯片至芯片的通信中。

[0003] CDR系统可使用取样时钟信号以从串行数据流捕获样本。可以多种方式产生取样时钟信号。例如，CDR系统可包括频率合成器，其用于产生具有参考时钟信号的多倍的频率的高速时钟信号，且CDR系统可通过使用正交分频器从高速时钟信号产生正交方波时钟信号。正交方波时钟信号可被滤波以产生正弦和余弦时钟信号，其可用于通过基于权重的相位内插而产生取样时钟信号。

[0004] 在某些应用中，使用时钟合成器和正交分频器来产生取样时钟信号可以是正交时钟信号产生的实践方法。然而，随着CDR系统的数据速率增加，合成器和/或正交分频器可能变得更难以设计，消耗相对大量功率和/或占用相对较大的晶片面积。此外，对于某些应用，如无线电收发器应用，高速时钟信号可能产生不期望的耦合、牵拉和/或其它形式的干扰。

[0005] 需要具有改进性能的CDR系统。此外，需要用于正交时钟信号产生的改进的系统和方法。

发明内容

[0006] 在一个实施方案中，装置包括正弦整形滤波器和多相滤波器。正弦整形滤波器被配置来接收时钟输入信号并对时钟输入信号进行滤波以产生正弦型时钟信号，且多相滤波器被配置来接收正弦型时钟信号并基于正弦型时钟信号而产生同相时钟信号和正交相时钟信号。同相时钟信号和正交相时钟信号具有正交相位关系。

[0007] 在另一实施方案中，时钟信号产生的方法包括使用正弦整形滤波器对时钟输入信号进行滤波以产生正弦型时钟信号，和使用多相滤波器从正弦型时钟信号产生同相时钟信号和正交相时钟信号。同相正弦型参考时钟信号和正交相正弦型参考时钟信号具有正交相位关系。

[0008] 在另一实施方案中，装置包括用于正弦整形的构件，其被配置来接收时钟输入信号并对时钟输入信号进行滤波以产生正弦型时钟信号；用于多相滤波的构件，其被配置来接收正弦型时钟信号并基于正弦型时钟信号而产生同相时钟信号和正交相时钟信号；和用于缓冲的构件，其被配置来缓冲同相时钟信号以产生同相正弦型参考时钟信号并缓冲正交相时钟信号以产生正交相正弦型参考时钟信号。同相正弦型参考时钟信号和正交相正弦型参考时钟信号具有正交相位关系。

附图说明

[0009] 图1A是图示正交时钟信号产生器的一个实施方案的示意方框图。

[0010] 图1B是图示正交时钟信号产生器的另一实施方案的示意方框图。

[0011] 图2是图示正交时钟信号产生器的一个实施方案的电路图。

[0012] 图3A是图示多相滤波器的一个实施方案的电路图。

[0013] 图3B是图示多相滤波器的另一实施方案的电路图。

[0014] 图4是图示多相滤波器的增益和相位相对频率的一个实例的图。

[0015] 图5是图示多相滤波器的另一实施方案的电路图。

[0016] 图6是图示多相滤波器的另一实施方案的电路图。

[0017] 图7A是时钟和数据恢复（CDR）系统的一个实施方案的示意方框图。

[0018] 图7B是图示图7A的CDR系统的时序图的一个实例的图。

[0019] 图8A是CDR系统的另一实施方案的示意方框图。

[0020] 图8B是图示图8A的CDR系统的时序图的一个实例的图。

具体实施方式

[0021] 实施方案的下文详细描述呈现了本发明的特定实施方案的各种描述。然而，可由如权利要求所定义和覆盖的众多不同方式体现本发明。在本描述中，参考附图，其中相同参考数字指示相同或功能类似的元件。

[0022] 提供用于正交时钟信号产生的装置和方法。在某些实施中，正交时钟信号产生器包括正弦整形滤波器和多相滤波器。正弦整形滤波器可接收输入时钟信号，如方波或矩形波时钟信号，且可对输入时钟信号进行滤波以产生正弦型时钟信号。此外，多相滤波器可使用正弦型时钟信号以产生同相（I）和正交相（Q）时钟信号，其可具有正交相位关系。如本文中所使用，具有正交相位关系的时钟信号可以指具有相同周期和时钟信号周期的约四分之一或约90°的相差的时钟信号。在某些配置中，由多相滤波器产生的同相和正交相时钟信号可被缓冲电路缓冲以进一步产生适合使用于时钟和数据恢复（CDR）系统中的参考时钟信号。

[0023] 通过级联正弦整形滤波器和多相滤波器，可从输入时钟信号，如方波或矩形波时钟信号产生正交正弦型参考时钟信号。因此，包括正交时钟信号产生器的CDR系统可（例如）接收单相速率的方波时钟信号，其可用于产生同相和正交相正弦型参考时钟信号，从所述同相和正交相正弦型参考时钟信号可产生取样时钟信号。因此，本文中描述的正交时钟信号产生器可有利地使用于CDR系统中以在不需要使用频率合成器和正交分频器的情况下提供正交正弦型参考时钟信号。

[0024] 图1A是图示正交时钟信号产生器10的一个实施方案的示意方框图。正交时钟信号产生器10包括正弦整形滤波器1、多相滤波器2和缓冲电路或缓冲器3。正交时钟信号产生器10还包括时钟输入终端CLK输入，同相时钟输出终端CLKI，和正交相时钟输出终端CLKQ。

[0025] 正交时钟信号产生器10可用于产生呈正交相位关系的正弦型参考时钟信号，如正弦时钟信号和余弦时钟信号。例如，正交时钟信号产生器10可在同相时钟输出终端CLKI上产生余弦参考时钟信号，且在正交相时钟输出终端CLKQ上产生正弦参考时钟信号。虽然在图1A中以单端式配置图示时钟输入终端CLK输入、同相时钟输出终端CLKI和正交相时钟输出终端CLKQ，但是本文中的教示对单端式和差别配置均适用。

[0026] 正弦整形滤波器1可用于移除时钟输入终端CLK输入上接收的输入时钟信号的频率谐波。输入时钟信号可以是方波时钟信号、矩形波时钟信号，或具有处在所需输出时钟信号频率的基本频率的任何其它适当周期波形。因为周期波形可由处在基本频率和其谐波的正弦波的傅里叶级数表示，所以正弦整形滤波器1可用于滤出输入时钟信号的高频分量以产生正弦型时钟信号。使用正弦整形滤波器1对输入时钟信号整形还可以通过滤出不期望的偶次谐波而帮助减少输入时钟信号的占空比失真。虽然正弦整形滤波器1描述为产生正弦型时钟信号，但是正弦型时钟信号不需要是完美的正弦曲线。在一个实施方案中，所产生的正弦型时钟信号可具有至多约2%的总谐波失真。另外，本文中描述为“正弦型”的其它信号也不需要是完美的正弦波，且可具有类似失真量。

[0027] 多相滤波器2可从正弦整形滤波器1接收正弦型时钟信号，且可从正弦型时钟信号产生同相和正交相时钟信号。如本文中所使用，多相滤波器可指响应于正弦型输入时钟信号而产生正交输出时钟信号的模拟滤波器。例如，多相滤波器的传递函数可具有一个或多个极点，包括位于第一频率的第一极点，且多相滤波器可响应于第一频率的输入正弦型时钟信号而产生大约相同振幅的正交输出时钟信号。

[0028] 如将关于图3A至图6进一步在下文详细描述，多相滤波器2可包括一级或多级电阻器和电容器，其被实施以控制多相滤波器的传递函数的一个或多个极点的频率中的位置。例如，多相滤波器2的每一级可与对应传递函数的极点相关，且特定级的极点的频率可基于与所述级相关的电阻器-电容器（RC）时间常数而控制。

[0029] 在某些实施中，多相滤波器2可以是第I型多相滤波器，其被配置来响应于宽频率范围的正弦型输入时钟信号而产生正交输出时钟信号，但是当正弦型输入时钟信号的频率接近或靠近多相滤波器的极点之一的频率时，同相和正交相时钟信号的振幅可相同。在其它实施中，多相滤波器2可以是第II型多相滤波器，其被配置来响应于宽频率范围的正弦型输入时钟信号而产生具有约相同振幅的输出时钟信号，但是当正弦型输入时钟信号的频率接近多相滤波器的极点之一的频率时，输出时钟信号之间的相差可以呈正交相位关系。

[0030] 使用于多相滤波器2中的电阻器和电容器可以是被动组件。例如，在某些实施中，可使用多晶硅形成电阻器，且可使用金属-氧化物-金属（MOM）和/或金属-绝缘体-金属（MIM）电容器形成电容器。然而，可使用电阻器和/或电容器的其它配置，包括（例如）使用主动组件的实施，如晶体管。

[0031] 缓冲器3可用于缓冲由多相滤波器2产生的同相和正交相时钟信号以产生适合于驱动负载电路的同相和正交相正弦型参考时钟信号。例如，缓冲器3可包括非反相或反相放大电路，其被配置来缓冲由多相滤波器2产生的同相和正交相时钟信号以在同相时钟输出终端CLKI上产生同相正弦型参考时钟信号，且在正交相时钟输出终端CLKQ上产生正交相正弦型参考时钟信号。

[0032] 虽然缓冲器3可被配置为具有相对较低增益，如在约0.8至约2的范围内的增益，但是缓冲器3可用于还原与多相滤波器2的损失相关的同相和正交相时钟信号的信号电平。例如，多相滤波器2可包括被动元件，其可导致由多相滤波器2接收的正弦型时钟信号的振幅相对于由多相滤波器2产生的同相和正交相时钟信号的振幅的衰减。

[0033] 正交时钟信号产生器10可用于将正交正弦型参考时钟信号提供至负载电路。在某些实施中，正交时钟信号产生器10包括在CDR系统中，且用于将同相和正交相正弦型参考时钟信号提供至相位内插器。如将进一步在下文中参考图7A至图8B详细描述，相位内插器可用于基于同相和正交相正弦型参考时钟信号的加权和而产生取样时钟信号。

[0034] 图1B是图示正交时钟信号产生器20的另一实施方案的示意方框图。正交时钟信号产生器20包括正弦整形滤波器1、多相滤波器2、缓冲器3、时钟输入终端CLK输入、同相时钟输出终端CLKI、正交相时钟输出终端CLKQ和调节器4。

[0035] 图1B的正交时钟信号产生器20类似于图1A的正交时钟信号产生器10，只是图1B的正交时钟信号产生器20还包括调节器4。如图1B中所示，调节器4可用于产生调节电压V调节，其已被用于至少部分对缓冲器3供电。此外，如图1B中所示，调节器4可用于对正弦整形滤波器1和/或多相滤波器2的所有或部分供电。包括调节器4可帮助控制同相和正交相时钟输出终端CLKI、CLKQ上分别产生的同相和正交相正弦型参考时钟信号的振幅。对同相和正交相正弦型参考时钟信号的振幅的增强控制可帮助减少基于同相和正交相正弦型参考时钟信号的加权和而产生的内插正弦型时钟信号中的误差。

[0036] 调节器4可以是任何适当的调节器，例如包括低压差（LDO）调节器。虽然调节器4在图1B中图示为对正弦整形滤波器1、多相滤波器2和缓冲器3供电，但是其它配置也可行，如调节器4仅对缓冲器3供电的实施。

[0037] 正交时钟信号产生器，如图1A至图1B的正交时钟信号产生器10、20可在本文中指正弦整形多相滤波器（SSPPF）。

[0038] 图2是图示正交时钟信号产生器30的一个实施方案的电路图。正交时钟信号产生器30包括正弦整形滤波器21、多相滤波器2和缓冲电路或缓冲器23。正交时钟信号产生器30还包括第一或非反相时钟输入终端CLK输入+、第二或反相时钟输入终端CLK输入-、第一或非反相的同相时钟输出终端CLKI+、第二或反相的同相时钟输出终端CLKI-、第一或非反相的正交相时钟输出终端CLKQ+和第二或反相的正交相时钟输出终端CLKQ-。正交时钟信号产生器30根据本文中的教示而图示差分正交时钟信号产生器的一个实施。

[0039] 正交时钟信号产生器30被配置来接收差分输入时钟信号，如非反相与反相时钟输入终端CLK输入+、CLK输入-之间的方波或矩形波时钟信号。此外，正交时钟信号产生器30被配置来在非反相与反相的同相时钟输出终端CLKI+、CLKI-之间产生差分同相正弦型参考时钟信号，和在非反相与反相的正交相时钟输出终端CLKQ+、CLKQ-之间产生差分正交相正弦型参考时钟信号。

[0040] 正弦整形滤波器21包括第一和第二电容器11a、11b，第一和第二反相器12a、12b，以及第一和第二电阻器13a、13b。第一电阻器13a在第一反相器12a的输入端与输出端之间电连接，且第二电阻器13b在第二反相器12b的输入端与输出端之间电连接。第一电容器11a在非反相时钟输入终端CLK输入+与第一反相器12a的输入端之间电连接，且第二电容器11b在反相时钟输入终端CLK输入-与第二反相器12b的输入端之间电连接。正弦整形滤波器21被配置来在第一与第二反相器12a、12b的输出之间对于多相滤波器2产生差分正弦型时钟信号。

[0041] 正弦整形滤波器21可用于对非反相与反相时钟输入终端CLK输入+、CLK输入-之间接收的差分时钟信号进行滤波。例如，与输出负载（包括多相滤波器2的负载）相关的第一和第二反相器12a、12b的频率下降可滤出差分输入时钟信号的高频分量，如第二和第三谐波频率分量。因为方波或矩形波信号可由处在波信号的基本频率和其谐波的正弦波的傅里叶级数表示，所以以这种方式对差分输入时钟信号进行滤波可帮助使用正弦整形滤波器21产生差分正弦型时钟信号。

[0042] 多相滤波器2可使用来自正弦整形滤波器21的差分正弦型时钟信号以对于缓冲器23产生差分同相时钟信号和差分正交相时钟信号。因为多相滤波器2的操作的理论可基于接收输入正弦型时钟信号，所以使用正弦整形滤波器21以产生对于多相滤波器2的差分正弦型时钟信号可增强由多相滤波器2产生的同相和正交相时钟信号的频谱纯度。将进一步在下文参考图3A至图6而描述多相滤波器2的各种实施方案。

[0043] 缓冲器23包括第一至第四电容器14a至14d，第一至第四反相器15a至15d和第一至第四电阻器16a至16d。第一电阻器16a在第一反相器15a的输入端与输出端之间电连接，且第二电阻器16b在第二反相器15b的输入端与输出端之间电连接。类似地，第三电阻器16c在第三反相器15c的输入端与输出端之间电连接，且第四电阻器16d在第四反相器15d的输入端与输出端之间电连接。第一和第二电容器14a、14b安置在由多相滤波器2产生的差分同相时钟信号与第一和第二反相器15a、15b分别的输入端之间的路径中。此外，第三和第四电容器14c、14d安置在由多相滤波器2产生的差分正交相时钟信号与第三和第四反相器15c、15d分别的输入端之间的路径中。第一和第二反相器15a、15b的输出被配置来在非反相与反相的同相时钟输出终端CLKI+、CLKI-之间产生差分同相正弦型参考时钟信号，且第三与第四反相器15c、15d的输出被配置来在非反相与反相的正交相时钟输出终端CLKQ+、CLKQ-之间产生差分正交相正弦型参考时钟信号。

[0044] 缓冲器23可用于缓冲由多相滤波器2产生的差分同相和正交相时钟信号，以帮助将正交正弦型参考时钟信号提供至负载电路，如CDR系统的相位内插器。缓冲器23可帮助补偿与使用多相滤波器2产生同相和正交相时钟信号相关的衰减或损失。虽然图2中未图示，但是在某些实施中，第一至第四反相器15a至15d可包括电压供给，其被调节来提供正交正弦型参考时钟信号的所需输出电压电平。此外，在某些实施中，提供单独调节器以对第一和第二反相器15a、15b以及第三和第四反相器15c、15d供电以便补偿多相滤波器2的同相和正交相时钟信号路径中的不同衰减。此外，单独的调节器可用于当使用某些相位内插方案时对于同相和正交相时钟信号提供不相同的振幅。

[0045] 所图示的缓冲器23还可以通过操作为移除不期望的输出谐波频率分量的低通滤波器而帮助对由多相滤波器2产生的差分同相和正交相时钟信号进行滤波。因此，在某些实施中，缓冲器23还可以提供额外正弦整形或滤波以便提供具有增强频谱纯度的同相和正交相正弦型参考时钟信号。

[0046] 虽然图2图示了适合使用于本文中描述的正交时钟信号产生器的正弦整形滤波器21和缓冲器23的一个配置，但是可使用正弦整形滤波器和/或缓冲器的其它实施，例如包括反相、非反相和/或多级配置。

[0047] 图3A是图示多相滤波器40的一个实施方案的电路图。多相滤波器40包括第一级31a、第二级31b和第三级31c。多相滤波器40还包括非反相时钟输入终端S输入+、反相时钟输入终端S输入-、非反相的同相时钟输出终端I输出+、反相的同相时钟输出终端I输出-、非反相的正交相时钟输出终端Q输出+和反相的正交相时钟输出终端Q输出-。

[0048] 多相滤波器40可接收非反相与反相时钟输入终端S输入+、S输入-之间的差分输入时钟信号。此外，多相滤波器40可在非反相与反相的同相时钟输出终端I输出+、I输出-之间产生差分同相时钟信号，且在非反相与反相的正交相时钟输出终端Q输出+、Q输出-之间产生差分正交相时钟信号。

[0049] 虽然图3A图示使用三级的配置，但是多相滤波器40可被调适来在替代实施方案中包括更多或更少级。配置多相滤波器40以包括额外级可增加多相滤波器的传递函数中的极点数量，这可帮助在输入时钟信号频率的更宽范围上产生正交时钟信号。配置正交时钟信号产生器以在输入时钟信号频率的较宽范围上操作可（例如）在使用跨几十个频率而操作的取样时钟信号的CDR系统中是有用的。然而，在多相滤波器2中包括大量级还可以在缺乏衰减-补偿方案（如级间缓冲）的情况下增加多相滤波器的损失。

[0050] 第一至第三级31a至31c每个包括第一至第四输入端和第一至第四输出端。第一级31a的第一和第三输入端41a、41c分别电连接至非反相和反相时钟输入终端S输入+、S输入-。在所图示的配置中，第一级31a的第二和第四输入端41b、41d未连接至第一级31a外部的电路。此外，第一级31a的第一至第四输出端42a至42d分别电连接至第二级31b的第一至第四输入端43a至43d，且第二级31b的第一至第四输出端44a至44d分别电连接至第三级31c的第一至第四输入端45a至45d。此外，第三级31c的第一和第三输出端46a、46c分别电连接至非反相和反相的同相时钟输出终端I输出+、I输出-，且第三级31c的第二和第四输出端46b、46d分别电连接至非反相和反相的正交相时钟输出终端Q输出+、Q输出-。

[0051] 第一级31a包括第一至第四电阻器33a至33d和第一至第四电容器32a至32d。第一电阻器33a在第一级31a的第一输入端41a与第一输出端42a之间电连接，且第二电阻器33b在第一级31a的第二输入端41b与第二输出端42b之间电连接。此外，第三电阻器33c在第一级31a的第三输入端41c与第三输出端42c之间电连接，且第四电阻器33d在第一级31a的第四输入端41d与第四端42d之间电连接。此外，第一电容器32a在第一级
31a的第一输入端41a与第二输出端42b之间电连接，且第二电容器32b在第一级31a的第二输入端41b与第三输出端42c之间电连接。此外，第三电容器32c在第一级31a的第三输入端41c与第四输出端42d之间电连接，且第四电容器32d在第一级31a的第四输入端
41d与第一输出端42a之间电连接。第二级31b包括第一至第四电阻器35a至35d和第一至第四电容器34a至34d，其可以类似于上文对于第一级31a所描述的方式连接。同样，第三级31c包括第一至第四电阻器37a至37d和第一至第四电容器36a至36d，其可以类似于上文对于第一级31a所描述的方式连接。

[0052] 在某些实施中，第一至第三级31a至31c的电阻器和电容器可以是被动组件。例如，可使用电阻性材料形成电阻器，如多晶硅或薄膜，其被几何地定大小以实现目标电阻，同时可使用导体-电介质-导体结构形成电容器，如MOM或MIM电容器。然而，可使用电阻器和/或电容器的其它配置，如使用主动跨导（gm）元件的实施。

[0053] 多相滤波器40的第一至第三级31a至31c每个可将极点添加至多相滤波器40的传递函数。因此，通过选择多相滤波器40的许多级，可在多相滤波器的传递函数中实现所需数量的极点。例如，多相滤波器40可具有位于与第一级31a的电阻器和电容器的RC时间常数相关的频率的第一极点。例如，在第一至第四电阻器33a至33d每个具有电阻R33，且第一至第四电容器32a至32d每个具有电容C32的配置中，多相滤波器40可具有位于约1/(R33*C32)的角频率的第一极点。类似地，多相滤波器40可具有位于与第二级31b的电阻器和电容器的RC时间常数相关的频率的第二极点，和位于与第三级31c的电阻器和电容器的RC时间常数相关的频率的第三极点。

[0054] 所图示的多相滤波器40是第I型多相滤波器，其可响应于输入时钟信号频率的较宽范围的正弦型输入时钟脉冲而产生正交输出时钟信号。例如，甚至当正弦型输入时钟信号不具有靠近或接近多相滤波器的极点之一的频率时，由多相滤波器40产生的差分同相和正交相时钟信号也可以具有正交相位关系。然而，当输入信号时钟频率不接近多相滤波器的极点之一时，差分同相和正交相时钟信号的振幅可为不同的。在某些实施中，选择多相滤波器40的极点的频率中的位置以覆盖或跨越正交时钟信号产生器的输入频率操作范围使得差分同相与正交相时钟信号之间的振幅差跨输入频率操作范围可相对较小。

[0055] 图3B是图示多相滤波器50的另一实施方案的电路图。多相滤波器50包括第一至第三级31a至31c，非反相和反相时钟输入终端S输入+、S输入-，非反相和反相的同相时钟输出终端I输出+、I输出-以及非反相和反相的正交相时钟输出终端Q输出+、Q输出-。

[0056] 图3B的多相滤波器50类似于图3A的多相滤波器40，只是多相滤波器50的第一级31a的输入端已经相对于多相滤波器40的第一级31a的输入端以不同配置连接。例如，在图3B中，第一级31a的第一和第二输入端41a、41b电连接至非反相时钟输入终端S输入+，且第一级31a的第三和第四输入端41c、41d电连接至反相时钟输入终端S输入-。

[0057] 图3B的多相滤波器50是第II型多相滤波器，其可响应于输入时钟信号频率的较宽范围的正弦型输入时钟信号而产生大约相同振幅的输出时钟信号。然而，为确保输出时钟信号之间的正交相位关系，输入信号频率应接近多相滤波器的极点之一。在某些实施中，多相滤波器50的极点的频率中的位置被选择来覆盖或跨越正交时钟信号产生器的输入频率操作范围使得差分同相与正交相时钟信号之间的相位差跨输入频率操作范围约等于90°。

[0058] 图4是图示多相滤波器的增益和相位相对频率的一个实例的图60。图60包括图3B的多相滤波器的一个实施的增益图51和相位图52，所述多相滤波器具有含分别在约3GHz和约7.7GHz的对应极点的两级。增益图51图示同相和正交相时钟信号的增益，且相位图52对应于同相与正交相时钟信号之间的相位差。如图4中所示，多相滤波器可将相对相同的增益提供至同相和正交相路径两者，且输入正弦型时钟信号的90°的约+/-10%内的相位跨越约3.6GHz与约6.2GHz之间的目标操作频率带。

[0059] 图5是图示多相滤波器70的另一实施方案的电路图。多相滤波器70包括第一和第二级31a、31b，非反相和反相时钟输入终端S输入+、S输入-，非反相和反相的同相时钟输出终端I输出+、I输出-，非反相和反相的正交相时钟输出终端Q输出+、Q输出-和级间缓冲器61。

[0060] 图5的多相滤波器70类似于图3B的多相滤波器50，只是图5的多相滤波器70图示两级配置，省略了第三级31c。此外，多相滤波器70还包括级间缓冲电路或缓冲器61。

[0061] 级间缓冲电路61操作为第一级31a的第一至第四输出42a至42d与第二级31b的第一至第四输入端43a至43d之间的缓冲器。级间缓冲电路61包括分别电连接至第一级31a的第一至第四输出42a-42d的第一至第四输入端65a至65d，和分别电连接至第二级31b的第一至第四输入端43a至43d的第一至第四输出端66a至66d。此外，级间缓冲电路
61还包括第一至第四电容器62a至62d，第一至第四反相器63a至63d和第一至第四电阻器64a至64d。第一电阻器64a在第一反相器63a的输入端与输出端之间电连接，且第二电阻器64b在第二反相器63b的输入端与输出端之间电连接。类似地，第三电阻器64c在第三反相器63c的输入端与输出之间电连接，且第四电阻器64d在第四反相器63d的输入端与输出端之间电连接。第一至第四电容器62a至62d分别在级间缓冲电路61的第一至第四输入端65a至65d与第一至第四反相器63a-63d的输入端之间电连接。第一至第四反相器63a至63d的输出端分别操作为级间缓冲电路61的第一至第四输出端66a至66d。

[0062] 级间缓冲电路61可用于缓冲由第一级31a产生的信号，并将缓冲的信号提供至第二级31b。级间缓冲电路61可补偿与第一级31a相关的衰减或损失。级间缓冲电路61还可以帮助增强多相滤波器的滤波和/或实现输出摆幅需求。虽然图5中未图示，但是在某些实施中，第一至第四反相器63a至63d可包括电压供给，其被调节以提供所需输出电压电平。

[0063] 虽然图5图示了级间缓冲器的一个配置，但是可使用其它实施，例如包括反相、非反相和/或多级配置。此外，虽然图5图示了包括两级的多相滤波器，其中所述两级之间具有级间缓冲器，但是对于包括多级的配置可使用额外级间缓冲器。例如，当使用具有三级或多级的配置时，可在所述级的所有或一些之间使用级间缓冲器。

[0064] 图6是图示多相滤波器80的另一实施方案的电路图。多相滤波器80包括非反相和反相时钟输入终端S输入+、S输入-，非反相和反相的同相时钟输出终端I输出+、I输出-，非反相和反相的正交相时钟输出终端Q输出+、Q输出-，和控制终端CONTROL。多相滤波器80还包括第一至第四可变电阻器73a至73d，第一至第四可变电容器72a至72d，和极点控制模块71。

[0065] 第一和第二可变电阻器73a、73b分别在非反相时钟输入终端S输入+与非反相的同相和非反相的正交相时钟输出终端I输出+、Q输出+之间电连接。第三和第四可变电阻器73c、73d分别在反相时钟输入终端S输入-与反相的同相和反相的正交相时钟输出终端I输出-、Q输出-之间电连接。第一和第二可变电容器72a、72b分别在非反相时钟输入终端S输入+与非反相的正交相和反相的同相时钟输出终端Q输出+、I输出-之间电连接。此外，第三和第四可变电容器72c、72d分别在反相时钟输入终端S输入-与反相的正交相和非反相的同相时钟输出终端Q输出-、I输出+之间电连接。

[0066] 极点控制模块71可用于基于控制终端CONTROL上接收的控制信息而控制第一至第四可变电阻器73a至73d的电阻和/或第一至第四可变电容器72a至72d的电容。控制信息可包括指示由多相滤波器80接收的正弦型时钟输入信号的输入信息频率的数据。此外，极点控制模块71可选择可变电阻器的电阻和/或可变电容器的电容以便控制多相滤波器的极点的频率中的某一位置。因为当输入时钟信号频率靠近多相滤波器80的极点的频率时，由多相滤波器80产生的输出时钟信号可具有正交相位关系，所以极点控制模块71可用于相对于输入信号频率移动或改变多相滤波器的极点的位置。因此，所图示的多相滤波器80可使用于需要跨越相对较宽频率带（如包括几十个频率的频率带）的正交正弦型参考时钟信号的系统中。

[0067] 可以任何适当方式实施第一至第四可变电阻器73a至73d和第一至第四可变电容器72a至72d。在一个实施方案中，第一至第四可变电阻器73a至73d包括具有被配置来响应于栅极偏压而改变的通道电阻的场效应晶体管。在另一实施方案中，第一至第四可变电容器72a至72d包括具有被配置来响应于栅极偏压而改变的栅极至源极电容的场效应晶体管。虽然已描述第一至第四可变电阻器73a至73d和第一至第四可变电容器72a至72d的一个适当实施，但是可以使用其它配置。

[0068] 虽然图6图示使用可变电阻器和可变电容器两者来控制多相滤波器的极点的频率的多相滤波器80的配置，但是可用使用可变电阻器和固定电容器的实施或使用固定电阻器和可变电容器的实施。此外，虽然在第II型多相滤波器的上下文中已描述具有可控制或可移动极点位置的多相滤波器，但是在第I型多相滤波器的配置中也可实施包括可移动极点的多相滤波器。

[0069] 图7A是CDR系统110的一个实施方案的示意方框图。CDR系统110包括数据取样器101、第一串并行转换器102a、第二串并行转换器102b、表决逻辑103、累加器104、相位内插器105和正交时钟信号产生器或正弦整形多相滤波器（SSPPF）106。CDR系统110还包括时钟输入终端CLK输入、数据输入终端D输入和数据输出终端D输出。CDR系统110图示CDR系统的一个实例，其中可使用本文中描述的正交时钟信号产生器。

[0070] 取样器101可用于对数据输入终端D输入上接收的取样时钟信号CLK样本的边沿上的串行数据流进行取样。串行数据流可包括以某一数据速率跳变的一串串行数据位。以给定的数据速率，串行数据流具有串行数据流的跳变之间的单位间隔（UI），或最小时间间隔。由取样器101取得的样本不仅可包括数据样本，而且还包括用于将CDR系统110锁定于串行数据流的串行数据流的边沿样本。当CDR系统110处于锁定状态时，可从进入串行数据流的UI的特定位置取得样本110。取样时钟信号CLK样本的上升沿可用于捕获数据样本，且取样时钟信号CLK样本的下降沿可用于捕获边沿样本，或反之亦然。

[0071] 在所图示的配置中，取样器101已被配置来将数据样本提供至第一串并行转换器102a，且将边沿样本提供至第二串并行转换器102b。第一和第二串并行转换器102a、102b可用于串并行转换由数据取样器101捕获的样本。第一串并行转换器102a被配置来将串并行转换的数据样本提供至数据输出终端D输出以及提供至表决逻辑103，且第二串并行转换器102b被配置来将串并行转换的边沿样本提供至表决逻辑103。通过串并行转换由取样器101捕获的样本，第一和第二串并行转换器102a、102b可以降低的位速率将捕获的样本提供至处理电路，从而放松所述处理电路的操作频率设计约束。在一个实施方案中，第一和第二串并行转换器102a、102b每个接收样本流，且串并行转换器102a、102b以10倍或更大倍数串并行转换所述流。

[0072] 表决逻辑103和累加器104可用于基于串并行转换的数据和边沿样本而控制相位内插器105。例如，表决逻辑103可增加或减少存储在累加器104中的用于控制取样时钟信号CLK样本的相位的值。表决逻辑103可用于处理边沿样本与数据样本之间的数据跳变的时序，以便在时间上更早或更迟将取样时钟信号CLK样本移位以将时钟信号CLK样本相对于串行数据流的单位间隔而对齐。在某些实施中，累加器104是数字包装累加器。

[0073] 所图示的正交时钟信号产生器或正弦整形多相滤波器106已被用于对于CDR系统110产生正交正弦型参考时钟信号。例如，正交时钟信号产生器106被配置来接收时钟输入终端CLK输入上的输入时钟信号，并对于相位内插器105产生同相正弦型参考时钟信号CLKI和正交相正弦型参考时钟信号CLKQ。输入时钟信号可（例如）为方波或矩形波时钟信号。

[0074] 相位内插器105可用于通过基于从累加器104接收的控制信息来内插同相正弦型参考时钟信号CLKI和正交相正弦型参考时钟信号CLKQ而产生取样时钟信号CLK样本。

[0075] 在某些实施中，相位内插器105被实施来基于同相和正交相正弦型参考时钟信号CLKI、CLKQ的加权和而产生内插的时钟信号CLK内插。例如，相位内插器105可基于下文的方程式1产生内插的时钟信号CLK内插。

[0076] 方程式1

[0077] CLK内插=A×CLKI+B×CLKQ

[0078] 在上文描述的方程式1中，已基于对同相正弦型参考时钟信号CLKI加权或乘以第一因子A，且对正交相正弦型参考时钟信号CLKQ加权或乘以第二因子B而产生内插的时钟信号CLK内插。通过选择第一和第二因子A、B的值，可产生所需相位的正弦型信号。例如，在同相正弦型参考时钟信号CLKI具有值cos(ωt)且正交相正弦型参考时钟信号CLKQ具有值sin(ωt)的配置中，内插的时钟信号CLK内插可具有从下文方程式2确定的值。

[0079] 方程式2

[0080]

[0081] 在上文的方程式2中，内插的时钟信号CLK内插是具有约的振幅和相位θ的正弦型时钟信号，其中θ约等于arctan(B/A)。通过控制第一和第二因子A、B的量值，可产生所需相位的正弦型时钟信号。在一个实施方案中，相位内插器105包括查找表，所述查找表包括与不同相移相关的第一和第二因子A、B的值。此外，选择查找表中的值使得内插的正弦型时钟信号的振幅对于不同相位值大约是常数。虽然已描述相位内插器105的一个实施，但是可使用其它配置。

[0082] 相位内插器105可以任何适当方式从内插的时钟信号CLK内插产生取样时钟信号CLK样本，如通过限制内插的时钟信号CLK内插以产生适合捕获样本的方波取样时钟信号。

[0083] 图7B是图示图7A的CDR系统110的时序图120的一个实例的图。时序图120包括图7A的数据输入终端D输入上接收的串行数据流的第一图，和图7A的取样时钟信号CLK样本的第二图。时序图120已被标注来图示第一数据样本111a、第二数据样本111b、第一跳变或边沿样本112a和第二跳变样本112b的取样时间。如图7B中所示，时序图120图示了串行数据流的数据取样率约等于取样时钟信号CLK样本的频率的配置。因此，时序图120图示了全速率CDR系统的时序数据。

[0084] 时序图120图示了在取样时钟信号CLK样本的上升沿上捕获串行数据流的数据样本且在取样时钟信号CLK样本的下降沿上捕获串行数据流的边沿样本的配置。然而，可使用CDR系统的其它配置，如在取样时钟信号CLK样本的下降沿上捕获数据样本且在取样时钟信号CLK样本的上升沿上捕获边沿样本的实施。

[0085] 图8A是CDR系统130的另一实施方案的示意方框图。CDR系统130包括第一和第二数据取样器101a、101b，第一和第二串并行转换器102a、102b，表决逻辑103，累加器104，第一和第二相位内插器105a、105b和正交时钟信号产生器或SSPPF106。CDR系统110还包括时钟输入终端CLK输入，数据输入终端D输入和数据输出终端D输出。

[0086] 图8A的CDR系统130类似于图7A的CDR系统110，只是使用两个取样器和两个相位内插器以半速率配置来实施CDR系统130。例如，第一数据取样器101a被配置来对数据输入终端D输入上接收的在同相取样时钟信号CLK样本_I的上升沿和下降沿两者上的串行数据流进行取样，以对于第一串并行转换器102a产生数据样本。此外，第二数据取样器101b被配置来对正交相取样时钟信号CLK样本_Q的上升沿和下降沿两者上的串行数据流进行取样，以对于第二串并行转换器102b产生边沿样本。

[0087] 如图8A中所图示，第一内插器105a已被配置来产生同相取样时钟信号CLK样本_I，且第二内插器105b已被配置来产生正交相取样时钟信号CLK样本_Q。第一和第二相位内插器105a、105b可被配置来通过基于从累加器104接收的控制信息内插由正交时钟信号产生器
106产生的同相和正交相正弦型参考时钟信号CLKI、CLKQ而产生同相和正交相取样时钟信号CLK样本_I、CLK样本_Q。在某些实施中，第一和第二相位内插器105a、105b可在同相与正交相取样时钟信号CLK样本_I、CLK样本_Q之间维持正交相位关系，且可以锁步的方式移动取样时钟信号。

[0088] 图8B是图示图8A的CDR系统130的时序图140的一个实例的图。时序图140包括在图8A的数据输入终端D输入上接收的串行数据流的第一图，图8A的同相取样时钟信号CLK样本_I的第二图，和图8A的正交相取样时钟信号CLK样本_Q的第三图。时序图140已被标注来图示第一数据样本131a、第二数据样本131b、第一边沿或跳变样本132a和第二跳变样本132b的取样时间。时序图140图示了半速率CDR系统的配置。

[0089] 前文的描述和权利要求可将元件或特征称为被“连接”或“耦合”在一起。如本文中所使用，除非明确另外陈述，否则“连接”意味着一个元件/特征直接或间接连接至另一元件/特征，且不一定机械连接。同样，除非明确另外陈述，否则“耦合”意味着一个元件/特征直接或间接耦合至另一元件/特征，且不一定机械耦合。因此，虽然图中所示的各种示意图描绘了元件和组件的实例配置，但是在实际实施方案中可存在额外的中间元件、设备、特征或组件（假设所描绘的电路的功能不会不利地受影响）。

[0090] 应用

[0091] 可在各种电子设备中实施利用上文描述的方案的设备。电子设备的实例可包括但不限于医学成像和监视、消费电子产品、消费电子产品的部件、电子测试设备等等。电子设备的实例还可以包括存储器芯片、存储器模块、光学网络或其它通信网络的电路，和磁盘驱动器电路。消费电子产品可包括但不限于手机、电话机、电视机、计算机监视器、计算机、手持式计算机、个人数字助理（PDA）、微波炉、冰箱、汽车、立体音响系统、盒式录音机或播放器、DVD播放器、CD播放器、VCR、MP3播放器、收音机、摄录像机、相机、数码相机、便携式存储器芯片、洗衣机、干衣机、洗衣/干衣机、复印机、传真机、扫描仪、多功能外围设备、手表、时钟等等。此外，电子设备可包括半成品。

[0092] 虽然已经依据某些实施方案描述了本发明，但是对本领域一般技术人员而言显而易见的其它实施方案（包括不提供本文中阐述的所有特征和优点的实施方案）也在本发明的范畴内。此外，上文描述的各种实施方案被组合来提供更多实施方案。另外，一个实施方案的上下文中所示的某些特征也可以并入其它实施方案中。因而，仅通过参考随附权利要求而定义本发明的范畴。

标题	发布/更新时间	阅读量
时钟信号发生器-专利编号CN100338875C	2020-05-11	288
时钟信号发生器-专利编号CN108123701A	2020-05-13	521
时钟信号控制器-专利编号CN104734672B	2020-05-13	221
时钟信号发生器-专利编号CN102684654B	2020-05-12	353
时钟信号发生器-专利编号CN1773855A	2020-05-11	311
时钟信号发生器-专利编号CN1218490C	2020-05-12	484
复合时钟信号-专利编号CN1121755A	2020-05-13	874
时钟信号发生器-专利编号CN108123755A	2020-05-11	322
时钟信号控制器-专利编号CN104734672A	2020-05-11	1019
时钟信号发生器-专利编号CN1364340A	2020-05-12	353

用于正交时钟信号产生的装置和方法

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