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时钟信号发生器

阅读：485发布：2020-05-12

IPRDB可以提供时钟信号发生器专利检索，专利查询，专利分析的服务。并且时钟信号发生器包含一个DDS电路(1)，其以一个确定的频率(Fc_coarse)向上加频率字(N_coarse)，并在发生溢出的情况下产生一个输出脉冲。为了降低抖动确定一个与DDS电路(1)的理想溢出时刻(t_i)一致的参数值(R2)，输出脉冲生成电路(19)依赖于该参数值(R2)在应用一个另外的、较高频率(Fc_fine)的情况下为输出脉冲(MSB_fine)确定一个已校正的时刻并在这个已校正的时刻输出这个输出脉冲。，下面是时钟信号发生器专利的具体信息内容。

权利要求

1.一种时钟信号发生器，具有一个DDS电路(1)用于根据确定的第一频率(Fc_coarse)向上加频率字(N_coarse)并用于如果所述DDS电路(1) 发生溢出则产生一个确定时钟信号的输出脉冲(MSB_coarse)，其特征在于，设置了一个包含取反器(2)，加法器(3)和两个可控开关(4，5)的联接的电路装置，以便确定参数值(R2)，该值与所述 DDS电路(1)的理想溢出时刻(t_i)一致，并预先规定一个输出脉冲生成电路(19)，以便依赖于由该取反器和加法器的电路布置(2、3)确定的参数值(R2)在应用高于所述第一频率(Fc_coarse)的第二频率 (Fc_fine)的情况下为输出时钟脉冲(MSB_fine)确定已校正时刻并在这个已校正的时刻输出这个输出脉冲用于产生时钟信号。

2.按照权利要求1所述的时钟信号发生器，其特征在于，所述第一频率(Fc_coarse)和第二频率(Fc_fine)彼此锁相地同步。

3.按照权利要求1或2所述的时钟信号发生器，其特征在于，所述DDS 电路(1)在出现溢出后以一个相应的剩余值(R1)开始继续进行向上加所述频率字(N_coarse)，并且如此布置该取反器和加法器的电路布置(2、 3)，即其根据这个剩余值(R1)确定与DDS电路(1)的理想溢出时刻一致的参数值(R2)并把该参数值供给输出脉冲生成电路(19)。

4.按照权利要求3所述的时钟信号发生器，其特征在于，所述DDS 电路(1)把从对k*N_coarse求模2m的计算中得出的值用作溢出后的剩余值(R1)，其中k表示用于确定溢出所要求的并与第一频率(Fc_coarse) 一致的时钟周期(T_coarse)的数目，N_coarse表示所述频率字的值并且 m表示DDS电路(1)的位宽。

5.按照权利要求4所述的时钟信号发生器，其特征在于，所述取反器和加法器的电路布置(2、3)被布置为用于形成在频率字(N_coarse) 和在DDS电路(1)溢出之后存在的剩余值(R1)之间的差，并且这个差值(R2)作为参数值被供给输出脉冲生成电路(19)。

6.按照权利要求5所述的时钟信号发生器，其特征在于，所述输出脉冲生成电路(19)被布置为以第二频率(Fc_fine)向上加另外的频率字(N_fine)，并在达到一个与由该取反器和加法器的电路布置(2、3) 供给的参数值(R2)一致的计数器状态的情况下输出已校正的输出时钟脉冲(MSB_fine)，其中所述另外的频率字(N_fine)小于所述频率字(N_ coarse)，并且在所述第二频率(Fc_fine)和第一频率(Fc_coarse)之间的整数比与在所述频率字(N_coarse)和所述另外的频率字(N_fine) 之间的整数比一致。

7.按照权利要求6所述的时钟信号发生器，其特征在于，所述输出脉冲生成电路(19)包含一个累加器(6)和一个与所述累加器(6)连接的比较器(7)，其中在所述累加器(6)上设置所述另外的频率字(N_fine)，并且所述累加器(6)向上加所述另外的频率字(N_fine)，并且

其中所述比较器(7)把所述累加器(6)的此刻计数器状态与由该取反器和加法器的电路布置(2、3)设置的参数值(R2)进行比较，并且如果所述累加器(6)的此刻计数器状态达到参数值(R2)，则产生已校正的输出脉冲(MSB_fine)，其中，当溢出信号(OF)或参数值(R2)为零值时，两个可控开关(8，9)使所述累加器(6)或比较器(7)归零。

8.按照权利要求5所述的时钟信号发生器，其特征在于，所述输出脉冲生成电路(19)以西格马-德耳塔调制器(12-17)的形式布置。

9.按照权利要求8所述的时钟信号发生器，其特征在于，所述输出脉冲生成电路(19)包含一个求值电路(18)，其对由所述西格马-德耳塔调制器电路(12-17)输出的位流求值，依赖于此为输出脉冲(MSB_fine) 确定已校正时刻并在这个时刻产生已校正的输出脉冲(MSB_fine)。

10.按照权利要求9所述的时钟信号发生器，其特征在于，所述求值电路(18)包含一个脉冲计数器(20)用于对由所述西格马-德耳塔调制器电路(12-17)输出的位流计数并包含一个脉冲形成电路(21)用于在由脉冲计数器(20)确定的已校正时刻产生已校正的输出脉冲(MSB_fine)。

11.按照权利要求10所述的时钟信号发生器，其特征在于，由该取反器和加法器的电路布置(2、3)设置的参数值(R2)和所述频率字(N_coarse) 作为输入信号被供给所述西格马-德耳塔调制器(12-17)。

12.按照权利要求9至11的其中之一所述的时钟信号发生器，其特征在于，所述西格马-德耳塔调制器(12-17)包含至少一个反馈加法器(12、 13)，由该取反器和加法器的电路布置(2、3)提供的参数值(R2)作为输入信号被供给该加法器，并且所述西格马-德耳塔调制器(12-17)包含一个与加法器(12、13)的输出端连接的比较器(14)，在DDS电路(1) 上设置的频率字(N_fine)作为参考值供给该比较器，其中所述比较器(14) 输出位流给求值电路(18)。

13.按照上述权利要求之一所述的时钟信号发生器用于在移动电话中的信号合成。

说明书全文

技术领域

本发明涉及时钟信号发生器、特别涉及DDS时钟信号发生器。

背景技术

DDS电路(直接数字合成器)用作调制器和用于信号合成的合成器。 DDS电路原理上表明具有一个可变分配器系数的时钟分配器，也就是说DDS 电路在一个任意可调整的信号频率上向下划分供给其的时钟频率。为了这个目的DDS电路包含一个累加器，其向上加或向上计数在其上面存放的、拥有一个确定值的频率字并且在达到确定的极限值的情况下，也就是说在溢出的情况下，再度以相应的剩余值从头开始并输出一个时钟边缘或时钟脉冲。这个时钟边缘在所谓的脉冲输出DDS电路中用于另外的信号处理。脉冲输出DDS电路表明一个特别简单的DDS电路类型，因为直接经过累加器的进位位(进位)或MSB(最高有效位)产生以前描述的时钟边缘并因此为此正弦ROM存储器还需要一个模/数转换器。
可是在每个溢出时产生错误，其依赖于时间分辨率、也就是说依赖于各应用的时钟频率。在DDS电路的累加器的进位位或MSB上传输由于时钟信号的有限时间分辨率引起的错误。如果在稳定输出频率的情况下提高时钟并因此应用较小的频率字，因为以较小的频率字可以准确达到溢出极限值，常常累加该频率字，则可以降低这个错误或者在输出脉冲中由此产生的抖动。因此DDS电路的时钟频率应当是尽可能高的。可是由于目前技术的可能性限制了时钟频率。眼下CMOS-DDS电路的最大时钟频率处于大约 300MHz，其中从大约100MHz起电流消耗已经明显上升。对于移动电话因此此刻仅仅提供＜100MHz的时钟频率的CMOS-DDS部件，该部件虽然因此拥有低的耗电，另一方面由于上述原因在输出脉冲中有相对强的抖动。此外为特殊的应用预先规定大部分具有集成正弦ROM和模/数转换器的部件。
可以有选择地通过附加的信号后处理措施抑制或者消除在DDS电路的 MSB中包含的并且与分别应用的时钟频率一致的抖动，可是这是极其复杂的并引起成本的相应显著上升。

发明内容

因此本发明基于这个任务，如此布置一个根据事先描述的DDS技术建立的时钟信号发生器，即可以高效抑制或至少降低在由时钟信号发生器输出的输出脉冲中包含的抖动。
通过以下技术方案的时钟信号发生器解决这个任务。
根据本发明的一种时钟信号发生器，具有一个DDS电路用于根据确定的第一频率向上加频率字并用于如果所述DDS电路发生溢出则产生一个确定时钟信号的输出脉冲，其特征在于，设置了一个包含取反器、加法器和两个可控开关的联接的电路装置，以便确定参数值，该值与所述DDS电路的理想溢出时刻一致，并预先规定一个输出脉冲生成电路，以便依赖于由该取反器和加法器的电路布置确定的参数值在应用高于所述第一频率的第二频率的情况下为输出时钟脉冲确定已校正时刻并在这个已校正的时刻输出这个输出脉冲用于产生时钟信号。
本发明还包括基于上述技术方案的有益的和优选的实施形式。
根据本发明为了产生输出时钟脉冲或者输出时钟边缘而应用一个“快速”和一个“缓慢”DDS电路部分。“缓慢”DDS电路部分象通常以相对低的时钟频率一样工作，而“快速”DDS电路部分以一个这样的时钟频率工作，其高于“缓慢”的DDS电路部分的时钟频率。借助于“缓慢”DDS电路部分象通常一样向上技术确定的频率字并在发生溢出时产生一个输出脉冲。为了降低在因此产生的输出脉冲中包含的抖动，首先确定“缓慢”DDS电路部分的理想溢出时刻，也就是说这样时刻，如果在这个时刻产生输出脉冲，则在这个时刻不发生抖动，并依赖于此在理想的溢出时刻以较高的第二频率输出一个时钟脉冲。
通过应用较高的时钟频率降低抖动，对此另一方面仅仅提高一点电流消耗，因为以较高时钟频率驱动的DDS电路部分仅仅在“缓慢”的DDS电路部分MSB溢出期间，也就是说短暂地工作。
由二个DDS电路部分应用的频率必须彼此锁相地同步，因此较高频率是较低频率的整数倍。
例如可以通过具有连接在后面的比较器的累加器形成“快速”DDS电路部分，如此借助于“快速DDS电路部分”向上加小于“缓慢”DDS电路部分的频率字的第二频率字直到达到一个与“缓慢”DDS电路部分的理想溢出时刻一致的计数器状态，以便接下来输出一个输出脉冲，其边缘(MSB)时间上比由“缓慢”DDS电路部分产生的边缘明显精确。
此外以西格马-德耳塔转换器的形式可以实现以较高频率频率驱动的 “快速”DDS电路部分。
本发明例如在移动电话中特别适合于信号合成，因为在此较低的电流消耗对于尽可能长的运行时间是特别有意义的。

附图说明

下面根据优选实施例参考附图详细阐述本发明。
图1指出了在本发明中应用的DDS电路的音通结构，
图2A和2B指出了用于阐述基于本发明的原理的图解，
图3指出了电路布置的简化方框图，该电路布置用于确定参数值，该值体现在图1和图3中指出的“缓慢”DDS电路部分的理想溢出时刻，
图4指出了一个“快速”DDS电路部分的简化方框图，该电路部分根据本发明的第一实施例用于降低抖动，和
图5指出了一个“快速”DDS电路部分的简化方框图，该电路部分根据本发明的第二实施例用于降低抖动。

具体实施方式

在图1中描述了一个所谓的脉冲输出DDS电路1，以一个确定时钟频率Fc_coarse驱动该DDS电路并且接收一个具有位宽m的确定频率字 N_coarse。DDS电路1包含一个m位、具有寄存器的累加器，连续向上计数、也就是说向上加频率字N_coarse。在DDS电路1的输出端上输出一个m位的数据信号，其被归还累加器的此刻计数器状态。
根据累加器的工作原理，数据信号具有在图2A中指出的阶梯形曲线。当达到一个确定的并通过位宽m定义的极限值(2m)时，也就是说在溢出(溢出)的情况下输出一个相应的溢出信号OF。累加器的计数器状态被复位到这样一个剩余值R1，该值直接在发生溢出后在第一时钟周期后的计数器状态大于溢出极限值。剩余值R1、其同样是下面的累加器循环的起始值、因此一般与对k*N_coarse求模2m的模数运算一致，其中k表明直到达到溢出极限值时所要求的时钟周期T_coarse＝1/Fc_coarse的数目。随着累加器的计数器状态以及数据信号被复位到值R1同样设置一个在图1以MSB_coarse 表示的MSB并且作为输出时钟脉冲输出。
从图2A中可以看出，存在累加器溢出的理想时刻t_i和累加器溢出的实际时刻t_r。理想溢出时刻t_i与这样一个时刻一致，在这个时刻在图2A 中描绘的、阶梯形数据信号的斜线与溢出极限值相交。可是始终仅仅在经过一个完整时钟周期T_coarse＝1/Fc_coarse之后DDS电路1记录溢出情况，可是由于能量消耗的原因力求应用相对低的时钟频率Fc_coarse，如此在时刻t_i和t_r之间的差也许可能是相对大的，这当然导致在MSB输出脉冲中相应大的错误。
在图2B放大地描述了在溢出范围内在图2A中指出的阶梯形数据信号的斜三角。对此从图2b中可以特别看出，基于相对低的时钟频率Fc_coarse 的相对粗的频率字N_coarse由剩余值R1与另外值R2的和组成。通过斜线在时间间隔t1之后达到值R1并在时间间隔t1+t2之后达到值R2。时间间隔t2相当于在实际溢出时刻t_r和理想溢出时刻之间的差值。此外根据图 2B得出关系式
t2＝R1*T_coarse/N_coarse。
在图2B中也描述了较高时钟信号Fc_fine的时钟周期T_fine。对此可以特别识别，不同于相对粗的时钟周期T_coarse以这个细的时钟周期 T_fine可以精确地找到理想溢出时刻，也就是说时钟周期T_fine准确判断，斜线什么时候达到溢出极限值。
在本发明的范围内这个认识用于产生尽可能无错误或无抖动的MSB输出脉冲，首先确定理想的溢出时刻t_i或者体现这个理想时刻的参数值，并接着依赖于此借助于细的时钟周期T_fine产生具有时间上已校正的时钟边缘的MSB输出脉冲。
例如可以由此简单地得到在图2B中指出的剩余值R1，即在出现溢出信号时分析DDS电路1的累加器的此刻计数器状态或者其数据信号，因为在这个时刻，正如在图2A中指出的，计数器状态必须与这个剩余值R1一致。通过关系式R2＝N_coarse-R1当然可以确定值R2。正如在图2B中指出的，该值是理想溢出时刻的尺度。
为此在图3中描述了一个相应的电路布置，其包含一个取反器2和一个加法器3。此外预先规定可控制的开关4、5，这些开关在OF＝0或R2＝0 时置于0，以便复位电路。在图3中此外还描述由DDS电路1产生的输出信号的曲线。
在已知值R2的情况下现在借助于细的时钟周期T_fine确定MSB输出脉冲的精确边缘。对此注意，首先当在DDS电路1中发生溢出之后才已知值R1和R2，如此首先以滞后粗时钟周期T_coarse能够确定已校正的时钟边缘。
在图4中描述产生MSB输出脉冲的精确时钟边缘的一种可能性。对此例如假设，Fc_coarse∶Fc_fine的比为1∶10。在实际中该比例也可以选择为 1∶16、1∶32...1∶2n，因为通过移位操作从Fc_fine中可以简单地数字产生 Fc_coarse。
可是一般提供不同的时钟速率不是问题。在GSM(全球移动通信系统) /CDMA(码分多址)系统中例如本来存在或简单实现不同的时基。集成的电压控制的振荡器(压控振荡器，VCOs)由于技术的原因在基频的谐波中振荡，如此通过相应的分频器可以简单实现所希望的频率。这个VCO频率在 GSM系统中例如处在3-4GHz。也可以以PLL链实现这个结果。
根据图4按照较高时钟频率Fc_fine使用一个较小的频率字N_fine＝ N_coarse/10，该频率字被供给具有位宽B的累加器6并向上加该频率字。对此该累加器6的工作原理与在图1和图3中指出的DDS电路1的累加器的工作原理准确一致。累加器6因此以频率Fc_fine向上加细频率字 N_fine，其中由比较器7把累加器6的计数器状态与例如由在图3中指出的电路供给的值R2进行比较。如果累加器6的计数器状态大于R2，则比较器7的输出端置于“HIGH”，由此确定精确的并已校正的MSB时钟边缘MSB。由于信号R2是脉冲状的，预先规定类似于图3的可控制的开关8和9，如果溢出信号OF或者信号R2拥有值0，则这些开关把累加器6或者比较器7 置零。
在图4中指出的累加器6在溢出后拥有一个剩余值，可是在这个在图 4中指出的电路功能中不必考虑这个值。如果不拒绝这个剩余值，则可以使用具有更快时基的另外累加器，类似于事先描述的措施方式分析累加器6 的剩余值，并导致MSB输出脉冲的更精确的时钟边缘。
根据图4附加预先规定一个微分器10，其对由比较器7提供的信号 MSB_fine求微分并因此产生仅仅与时钟边缘一致的脉冲。以一个在后面连接的脉冲限制器11一方面可以限制迪拉克脉冲的幅度并且另一方面例如仅仅输出与上升时钟边缘一致的脉冲，其拥有正号。脉冲限制器11输出的信号MSB_fine_puls因此相当于一串时间上准确产生的MSB时钟边缘脉冲。
在图5中描述了“快速”DDS电路部分19的另外的实施例，以高时钟频率Fc_fine驱动这个DDS电路部分。在本实例中通过一个西格马-德耳塔调制器形成该“快速”DDS电路部分，脉冲状的R2信号被供给该调制器。高的时钟频率Fc_fine对此例如还相当于时钟频率Fc_coarse值的十倍。
R2_信号被供给一个加法器12，其输出端与一个另外的加法器13连接。加法器13的输出端反馈到其输入端并且此外与一个比较器14连接。比较值b被供给该比较器，在通常情况下该比较值为零，如此比较器14是从值R2中体现的、加法器13的中间值a与值零比较。如果a≥b，则比较器 14输出粗频率字N_coarse。在另外的情况下比较器14输出值0。如果在反馈路径中布置一个放大器，其放大系数与频率字N_coarse一致，则比较器14也可以在a≥b时输出值1。比较器14的输出端经过一个具有集成的数 /模转换器的取反器17反馈到加法器12。
由比较器14提供的二进制位流以数字的形式体现处于西格马-德耳塔调制器的输入端上、关于频率字N-coarse的信号值R2，并且接下来可以简单用于在力求的时刻t_i产生MSB时钟边缘。如果在N-coarse＝10V的情况下在输入端上例如存在幅度为6V的脉冲R2，则比较器14六次输出二进制“1”并四次输出二进制“0”。与此相反如果存在6.5V的幅度，则比较器首先再度六次输出二进制“1”并四次输出二进制“0”，而在下个循环中输出七次“1”并三次输出“0”。西格马-德耳塔调制器因此在下面的循环中考虑前面循环的剩余值。根据图5此外预先规定可控制的开关15 和16，这些开关依赖于溢出信号在OF＝“0”时置于0V并在这种情况下复位西格马-德耳塔调制器，如此例如在OF＝“0”时中断加法器13并在OF＝ “1”时该加法器再度起动并进一步计数。
西格马-德耳塔调制器因此提供数字数列MSB_digital，该数列的、通过包含其中的二进制“1”的数目确定的数值表明MSB边缘的准确位置，也就是说DDS电路1的实际溢出时刻。借助于简单的求值电路18可以对这个数字数列求值，其精确地确定边缘位置并设置准确的MSB边缘。为了这个目的例如预先规定一个脉冲计数器20，其对比较器14的数字输出位流 MSB_digital计数，并且在粗时钟周期T_coarse的持续时间保持这个值。此外也可以预先规定一个脉冲形成电路21，最后以较高的时间分辨率在通过脉冲计数器20确定的位置上以针脉冲的形式产生准确的MSB边缘 MSB_fine。随着西格马-德耳塔调制器的增加的等级可以改善电路的噪声特性并改善输出脉冲MSB_fine的频谱纯度。

标题	发布/更新时间	阅读量
时钟信号发生器-专利编号CN100338875C	2020-05-11	288
时钟信号发生器-专利编号CN108123701A	2020-05-13	521
时钟信号发生器-专利编号CN1773855A	2020-05-11	311
时钟信号发生器-专利编号CN1218490C	2020-05-12	484
复合时钟信号-专利编号CN1121755A	2020-05-13	874
时钟信号控制器-专利编号CN104734672B	2020-05-13	221
时钟信号发生器-专利编号CN102684654B	2020-05-12	353
时钟信号发生器-专利编号CN108123755A	2020-05-11	322
时钟信号控制器-专利编号CN104734672A	2020-05-11	1019
时钟信号发生器-专利编号CN1364340A	2020-05-12	353

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