根据本发明的第一方面，提供一种通过使用外围电路将时钟信号从处理器 断开而使移动台的处理器不工作的方法。处理器执行将处理器的外部预定设备 置于预定状态中的指令。所述指令只施加于外部设备，作为掉电操作的一部分。 外围电路检测置于预定状态的外部设备，并且，作为响应，在处理器的当前流 水线阶段期间所执行的操作完成后而在处理器的后续流水线阶段的操作启动 前，将时钟信号从处理器断开。
在一示例实施例中，处理器是没有内部时钟管理电路的流水线RISC处理 器。由处理器执行用来启动掉电操作的指令是存储外围电路内的一独特寄存器 的指令。该存储指令在存储寄存器中首先存储一二进制1再存储一二进制0。 外围电路监视存储寄存器以检测1后跟0的存储并开始将时钟信号从处理器分 离。当时钟信号在低或非活动状态中且在当前流水线阶段执行的指令完成后而 在启动后续的流水线阶段的指令前断开时钟信号。通过只响应1后跟0的存储 的检测器使处理器不工作，基本上降低无意使处理器不工作的风险。通过在时 钟的有效阶段将时钟从处理器分开，可以确认，处理器未接收可能导致引起处 理器中潜在不可预知行为的时钟伪信号的时钟信号的有效阶段中的毛刺。通过 只在当前流水线阶段执行的指令完成后而在启动后续的流水线阶段的指令前 才断开时钟，外围电路和处理器的所有其他外部组件都能确定掉电时系统的最 终状态。相反，假如关闭信号是在处理器的流水线阶段的指令执行期间不工作 的，则外部组件就不容易判断该流水线阶段的操作是否完成并因此不能容易判 断掉电时处理器的状态。如有必要，在当前流水线阶段期间对处理器断言一等 待信号，以扩展流水线来提供完成流水线级操作的时间。断言等待信号直到时 钟信号已进入非有效阶段且时钟信号在非有效阶段被分开。
根据本发明的另一方面，提供一种使用也接收时钟信号的外围电路在用于 流水线处理器的同步时钟信号间切换的方法。当第一时钟信号在非有效阶段时 推迟连接第一时钟信号与处理器。然后，选择与第一时钟信号相关同步的第二 时钟信号。外围组件等到第二时钟信号也在非有效阶段时将第二时钟信号用于 处理器。
在一示例实施例中，处理器也是没有内部时钟管理电路的流水线RISC处 理器。外围电路包括有选择地用诸如2、4、8、16、32或64之类的整数因数 分频时钟信号的组件。处理器和外围电路用于时钟信号分频的移动台内，以使 时钟信号在降低功耗的同时还能提供足够处理速度的最佳频率。通过只在信号 于非有效阶段时才分频时钟信号及只在所分频的时钟信号于非有效阶段时将 所分频的时钟信号用于处理器，防止时钟伪信号且避免不可预测的处理器行 为。
根据本发明的另一方面，提供一种在用于移动台流水线处理器的从第一时 钟信号向第二时钟信号(彼此异步)切换的时钟信号切换方法。所述方法由连接 处理器的外围电路执行。根据该方法，当处理器接收第一时钟信号时，通过控 制处理器执行将处理器的外部预定设备置于预定状态中的指令启动掉电操作， 所述指令用于外部设备只是掉电操作的一部分。接着，
外围电路检测置于预定状态的外部设备，并且，作为响应，等到当前流水 线阶段的指令完成后时钟信号转换到非有效阶段。外围电路在后续流水线阶段 的指令启动前将时钟信号从处理器断开。然后，控制外围电路等到第二时钟信 号在非有效阶段，外围电路将第二时钟信号用于处理器。
当时钟信号在非有效阶段时通过推迟第一时钟信号及在非有效阶段时通 过应用第二时钟信号，可避免时钟伪信号。通过只在处理器的流水线级间切换 时钟信号，确保在切换时钟信号之前及执行后续流水线级之前当前流水线阶段 的操作全部完成，从而可避免处理器的不可预测的行为。如有必要，向处理器 断言等待信号，以扩展当前流水线阶段，扩展量足以保证在将第一时钟信号从 处理器断开之前完成流水线阶段的全部操作。
这样，本发明提供于管理用于移动台处理器(尤其是缺少内部时钟管理电 路的处理器)的时钟信号的各种技术，以在基本防止不可预测的处理器行为(否 则会出现时钟伪信号等导致的结果)的同时允许最佳的省电。还提供本发明的 设备实施例。本发明的其他目的、特点和优点在下面结合附图的详述中变得明 显。
附图简述
图1是说明由在时钟信号的有效阶段期间使时钟信号不工作能引起的时钟 伪信号的时序图。
图2是说明在从一时钟信号向第二异步时钟信号切换期间出现的时种伪信 号的时序图。
图3是说明在时钟信号向第二同步时钟信号分频时出现的时钟伪信号的时 序图。
图4是说明流水线处理器的级并进一步说明在一流水线级期间将时钟信号 从处理器断开的时序图。
图5是说明根据本发明的一示例实施例所构成的具有流水线RISC处理器 和时钟/功率控制器的移动台的相关组件的框图。
图6是说明图5的时钟/功率控制器的相关组件的框图。
图7是说明扩展图5的RISC处理器的流水线级以允许处理器掉电而不失 去与外围组件的同步的方法的时序图。
图8是说明采用图5的时钟/功率控制器在基本上保证无伪信号操作的同 时在同步时钟信号间切换的方法的时序图。
图9是说明图5的时钟/功率控制器在保证无伪信号操作的同时在异步时 钟信号间切换的方法的时序图。
图10A-C是说明图6的时钟/功率控制器的特殊实现的电路示意图。
图11是说明结合图10A-C的电路使用的特定信号用于同步时钟信号间切 换的时序图。
图12是说明结合图10A-C的电路使用的特定信号用于掉电和后续上电的 时序图。
图13是说明结合图10A-C的电路使用的特定信号复位后的时序图。
示例实施例详述
参考余图，现描述本发明的较佳和示例实施例。实施例涉及无线移动台， 诸如蜂窝电话，但发明原理也适用其他系统。
图5说明CDMA无线系统的移动台200的相关组件。移动台包括RISC处理 器(在其中，仅将时钟信号用于处理器便上电，而仅将时钟信号从微处理器分 开便掉电)。在较佳实施中，RISC处理器包括ARM公司的ARM7TDMI核心及AMBA 总线主线。处理器202通过系统总线204连接时钟/功率控制器206、存储器映 射解码器208、总线尺寸控制器210、外部存储器子系统212、复位和暂停单元 214及外围桥芯216。外围桥芯216通过外围总线2 18提供对包括CDMA电路220、 声码器222、数字频率调制器(DFM)224、通用同步收发单元(UART)226和系统 总线接口(SBI)228的接入。其它组件互连包括图5所示的专用存储器总线230 和各种其它专用互连线。
简言之，时钟/功率控制器206包括用来控制用于处理器202的时钟信号 以在保持处理器与外围组件的同步的同时允许处理器的掉电和随后的上电。另 外，时钟/功率控制器包括在异步时钟信号(单个时钟信号的分频版本)间切换 以在保证无伪信号操作的同时节电的组件。而且，时钟/功率控制器包括在异 步时钟信号间切换以在保证无伪信号操作的同时进一步节电的组件。
图6示出时钟/功率控制器206的相关组件和RISC处理器。时钟/功率控 制器206包括一组时钟发生器2321-232N(各自提供通常彼此异步的时钟信号)。 各种时钟信号具有不同的频率、不同的精确度，且通常在工作期间功耗也不同。 时钟控制单元234选择一时钟信号用于RISC处理器。选择该时钟信号以提供 足够的时钟速度和精度来适应处理器的当前需要。运行于处理器中的软件确定 合适的时钟信号。从处理器向时钟控制单元(经未特别示出的控制信号线)发送 控制信号以触发从一异步时钟信号向另一信号的切换。(保证无伪信号工作的 同时切换时钟信号的方法在下文有详述。)如果处理器未工作，时钟控制单元 根据掉电前从处理器接收的控制信号或根据默认值工作。所选时钟信号从时钟 控制单元234经时钟分频单元236(分频所选时钟信号)传输，并且在处理器202 的控制下，来提供与所选时钟信号同步的较慢时钟信号。可按因数2、4、8、 16、32和64来分频任一由时钟发生器所发生的时钟信号。也可选地使用不一 定是2的幂的其他分子。照此，有一大组时钟速率、精确度和功耗各异的时钟 信号可用于处理器及移动台的各种其他组件。对于时钟控制单元而言，时钟分 频单元响应处理器所提供(经未特别示出的控制信号线)的控制信号或使用默 认值。如下文还要详述，时钟分频单元236根据确保用于处理器的信号无伪信 号转换的方式将时钟信号切换到该时钟信号的分割版本。
时钟/功率控制器206还包括掉电控制器238，该控制器通过使用开关237 选通时钟分频单元输出的时钟信号来实现对RISC处理器掉电。由微处理器202 的时钟输入端接收开关237的时钟信号输出。其次，与时钟/功率控制器的其 它组件一样，掉电控制器工作以避免时钟伪信号。掉电控制器还工作以确保能 知道RISC处理器的最终掉电状态，使得一旦有后续上电，外围组件能与处理 器保持适当的同步。作为组件之一，掉电控制器包括用来检测何时启动掉电操 作的掉电内存寄存器240。
现参考图6及图7的时序图较详细地描述执行掉电操作的方法。掉电操作 由RISC处理器启动，它向掉电内存寄存器240执行一对预定承载操作。寄存 器只存放一个比特且起先设定为二进制0。在预定承载操作中，处理器首先向 掉电内存寄存器写入一二进制1，然后写入一二进制0。掉电控制器238监视 掉电内存寄存器，并且，如果检测到从二进制1到0的转变，控制器开始将时 钟信号从处理器断开的操作。
定义掉电内存寄存器的专门地址是处理器只在掉电操作期间接入和在任 何其它期间不能接入的独特地址。由此，读写处于外部存储器子系统内的存储 位置的程序(图5)不影响掉电内存寄存器240的内容及掉电内存寄存器内从0 到1的转变，从而提供已由处理器启动掉电操作的可靠表示。然而，为保证软 件差错或其它异常不会触发不受欢迎的掉电操作，处理器执行将掉电内存寄存 器切换回0的第二承载操作。如上所述，掉电控制器只响应掉电内存寄存器内 承载1之后承载0。因此，特别不可能的是，处理器或移动台的其它组件的软 件差错或其他异常行为不注意地触发不受欢迎的掉电操作。
一旦检测到掉电内存寄存器240内承载1之后承载0，掉电控制器238执 行将时钟分频单元236输出的时钟信号从微处理器202分开的掉电操作。当时 钟信号在预期的处理器的当前流水线阶段完成之后的低或非有效阶段时，执行 时钟信号的断开。通过在低阶段断开时钟信号，避免时钟伪信号。为保证完成 与当前流水线阶段相关的所有操作，掉电控制器238在断开时钟信号以扩展当 前流水线级的一另外时钟周期之前，向处理器提供一等待信号。照此，处理器 的当前状态设定为已知状态。假如只在流水线级期间的任意时间使时钟信号不 工作，则可完成或可以未完成相应指令。结果，预期处理器已在时钟信号重新 工作之前完成了操作的外围组件，此后就与微处理器不再同步。可以理解的是， 断开时钟信号的精确时间及流水线阶段的扩展的精确量取决于系统的特定特 点，因而根据本发明的一般原理因系统而各异。
图7说明了扩展图5的RISC处理器的流水线级以允许处理器掉电而不失 去与外围组件的同步的方法。更具体地，图7说明当前时钟信号242、处理器 接收的时钟信号243及处理器的流水线244。于时间T1提供等待信号以将下一 流水线级延迟到时间T3以保证完成流水线阶段248内的所有操作。照此，等待 信号扩展当前流水线级。在时间T1和T3之间的时间T2断开时钟信号242。然后， 微处理器接收时钟信号243(时间T2之后起初为低)。
参考图8，现描述图6的时钟控制单元234控制时钟信号分频的方法。起 初，将每秒N周期的定时频率的时钟信号250施加至处理器。为切换到有频率 为N/2的第二时钟信号252，时钟控制单元首先在时间T1和T3间将时钟信号250 从RISC处理器选通或断开，然后于时间T2的起始阶段切换到时钟信号252。最 终输入RISC处理器的时钟信号由时钟信号254表示。可以看出，输入到处理 器的时钟信号至少在时间T1和T3间保持为低或非有效。通过在低阶段期间断开 第一时钟信号并还在低阶段期间施加第二分频时钟信号，确保无伪信号的操 作。或者，第二时钟信号快于第一时钟信号。在任一情况下，假如第一和第二 时钟信号间的转换出现于任意时间，可能会出现时钟伪信号，从而导致处理器 的异常或不可预测的行为。
现在参考图9，现描述时钟控制单元234在异步时钟信号之间切换的方法。 起初，时钟信号260施加于处理器。为节电或其他原因，时钟控制单元尽力切 换到第二异步时钟信号262。时钟信号264是真正输入处理器的时钟信号。转 换是通过首先控制处理器下载一1及一0到掉电内存寄存器240中而启动掉电 操作(图6)来完成的。掉电指令起初输入于266、解码于268然后执行于270。 同上述掉电操作一样，在时间T1将等待信号施加于处理器以扩展处理器的流水 线级272到T3。于时间T1将时钟信号260从处理器断开。微处理器关闭至时间 T3。经过了在T1和T3间任意数目的时钟260和262的时钟周期。注意，在流水 线阶段272内，微处理器在时钟信号264的第一完全时钟周期期间完成输入、 解码和执行指令，然后保持非有效至T3。当于时间T3将时钟信号262施加于处 理器时，执行上电操作。处理器的流水线使用新的输入时钟信号开始再次运行。
照此，实现从时钟信号260到异步时钟信号262的转换，同时避免任何时 种伪信号并保证处理器的流水线的可靠运行。假如在两异步时钟信号间进行任 意转换，时钟伪信号会引起处理器的异常或不可预知的行为。而且，异步时钟 信号间的切换可导致当前流水线级期间执行的操作可能完成或可能未完成的 情况。还是在此情形下，执行完全的关闭程序，后跟上电程序，以保证时钟得 到正确加温以稳定的频率来运行。如果新时钟信号的速率来自如石英晶振或谐 振器的外部组件，这是尤其需要的。若如此，紧接着的从第一时钟信号向快得 多的时钟信号的切换会导致异常行为。更具体地说，如果外部时钟未加温(或 难以到达稳定状态)，可出现有不稳定幅频行为的不规则时钟脉冲(也称为蠕动 脉冲)。蠕动脉冲有与时钟伪信号一样的作用，例如，可将微处理器置于未知 状态。通过执行给时钟加温时间的上电程序，就可避免这样的问题。在图9中， 第二时钟信号并不快于第一时钟信号，因此未特地显示加温时段。
于是，图9说明执行掉电操作以允许从一时钟信号切换到第二异步时钟信 号。扩展掉电和上电间的时间段以节电也是需要的，诸如CDMA系统中的寻呼 时隙间。由此，在T1和T3之间经过任意量的时间以允许睡眠模式。在睡眠模式 期间，生成高频时钟信号(诸如时钟信号260和262)的所有时钟发生器较佳地 置于低功率模式以再节电。例如，通过断开与时钟发生器有关的振荡器电路内 的反馈信号路径可实现低功率模式。照此在普通CDMA移动台内将石英晶体振 荡器置于低功率模式可节省大约4.5mA电。一旦上电，必须使能或允许水晶振 荡器在所发生的时钟施加于处理器前得到稳定。提供加温计时器对用来允许振 荡器稳定的加温时段计时。实际睡眠时段较佳地由低频、低功率时钟信号发生 器计时。
图10A-C是说明图6的示例掉电控制器和时钟控制单元的相关电路组件的 电路示意图。标号300标识的组件涉及掉电操作的控制。标号302标识的组件 涉及上电操作并特别包括用来允许处理器加温到新时钟信号速率的加温计时 器。标号304标识的组件涉及从一时钟信号切换到另一同步时钟信号。图11 是给出由图10A-C的电路使用的用来切换从4分频信号至1分频信号的用于处 理器的信号的特定信号的时序图。图12是说明结合图10A-C的电路使用的特 定信号首先通过将时钟信号从处理器掉开来掉电和后续对处理器上电的时序 图。图13是说明结合图10A-C的电路使用的特定信号复位后的时序图。如上 所述，执行掉电和后续对处理器上电的程序以节电是通过在不需要电的时段期 间去激活处理器实现的。而且，使用该程序从第一时钟信号切换到与第一时钟 信号异步的第二时钟信号。在图12的特殊举例中，提供上电和掉电只是为节 电且施加于处理器的时钟信号的时钟速率上电后与掉电前相同。在施加于处理 器的时钟信号是在异步时钟信号间切换的情况下，掉电前的时钟信号与上电后 的时钟信号异步。
现提供关于用于向处理器(称为ARM)切换的时钟速率的图11中所说明的特 定信号的有关细节。向处理器切换时钟速率是通过uP-CLK-CTL2寄存器的写入 比特[2∶0]执行的。写入该寄存器在MCLK的低阶段(阶段1)停止MCLK输入至 ARM。切换时钟速率并随后使能对ARM的MCLK。这样，提供一种离合切换 (clutch-and-shift)机制。写入uP-CLK-CTL2寄存器后，禁止对ARM的时钟， 切换速率并随后使能时钟。
信号描述
sel-up-clk-ctl2：这是写至uP-CLK-CTL2寄存器的phi2半锁存解码。
sel-up-clk-ctl2-ff：在时钟源的上升沿对sel-up-clk-ctl2采样以产生 sel-up-clk-ctl2-ff。该信号用来切换时钟速率选择复用器(图10C的306)。
res-mclk-en-fall：在时钟源的下降沿对sel-up-clk-ctl2-ff采样产生 res-mclk-en-fall。该信号用来在sel-up-clk-ctl2-ff已切换时钟速率选择 后去断言的res-mclk-en-。
sel-up-clk-ctl2-lat：这是sel-up-clk-ctl2的延迟版，用来断言 res-mclk-en-(禁止对ARM的MCLK)。不用sel-up-clk-ctl2做这些，因为在关 闭MCLK前写至uP-CLK-CTL2应已完成(clkctl2-cal得到写入的数据值)。
switch-mclk-rate：该信号断言在sel-up-clk-ctl2-ff的下降沿检测且 其持续时间是一时钟源周期。该信号用于改变已复用了新uP-CLK-CTL2数值的 时钟速率。
set-mclk-en：在时钟源的下降沿对switch-mclk-rate采样以产生该信号。 用来使能对ARM的MCLK。
res-mclk-en：这是在sel-up-clk-ctl2的下降沿后断言的，用来禁止对 ARM的MCLK。
res-cntr-clkctl2：switch-mclk-rate和set-mclk-en的“或”操作以 生res-cntr-clkctl2。它用来在时钟速率切换期间复位按n分频的计数器。或 者，本可用switch-mclk-rate复位计数器，但安全起见，用set-mclk-en用 于提供适用于按n分频电路的较长复位脉冲。这就保证了在切换速率期间无时 钟，且只有在速率得到可靠切换之后才能使能时钟。
复位的产生
resin-n断言后，BnRES变低。信号schmitt-out选作电路的时钟源。在 复位时，保持6比特async-ff计数器，“与”门(Gl)在mclk-src上输出 schmitt-out。此时，史密特触发输出可能不稳定，但这在断言BnRES时不影 响微处理器。当resin-n去断言时，BnRES在BCLK_phi2上的两或三周期后变 高。现在，BCLK_phi2的上升沿是schmitt-out的下降沿的结果。因此，当BnRES 去断言时保证schmitt-out为低，从而保证G1上的无伪信号转换。6比特 async-ff计数器开始产生分频的时钟，6∶1复用器在mclk-src上选择按2分 频的时钟。这在图13中也是已知的。
操作
发出变位后，mclk-src是振荡器按2分频且mclk-en高。写至uP-CLK-CTL2 寄存器后，sel-up-clk-ctl2是phi2信号。在时钟源的下一上升沿断言 sel-up-clk-ctl2-ff。这使res-mclk-en-fall在时钟源的下一下降沿上变高。
写完成是phi2信号且去断言sel-up-clk-ctl2。
这引起：
断言sel-up-clk-ctl2-lat。
Clkctl2-val得到写至uP-CLK-CTL2的数值，这是要切换到的新时钟速率。
断言res-mclk-en，这使mclk-en变低。mclk-src现因此保持为低，因而 关闭对ARM的MCLK。由于这发生于phi2期间，当mclk-en关闭mclk-src时， 保证mclk-src为低。
在时钟源的下一上升沿，去断言sel-up-clk-ctl2-ff。switch-mclk-rate 变高，mclk-rate-sel得到写至uP-CLK-CTL2的数值。时钟速率现在切换，此 时，由于mclk-en保持为低，mclk-src未看见切换导致的伪信号。此时也用 res-cntr-clkctl2复位按n分频(6比特async-ff计数器)电路。
在时钟源的下一下降沿，去断言res-mclk-en-fall。这使res-mclk-en变 低。此时set-mclk-en变高，因之mclk-en变高。继续断言switch-mclk-rate 时，按n分频电路仍保持在复位中。
在时钟源的下一上升沿，去断言switch-clk-rate。
在时钟源的下一下降沿，去断言set-mclk-en，这使res-cntr-clkctl2去 断言，按n分割电路开始计数。至止clk-ctl2-val是稳定的，新时钟速率可 用于mclk-src上。
适用于BCLK的2阶段发生器曾生成mclk-src的两阶段，在phi2期间， 去断言sel-up-clk-ctl2-lat，从而完成时钟切换机制。
图10A-C的电路也允许四种不同的源作为时钟源。这些是由uP-CLK-CTL1 寄存器的写至比特[5∶4]后续掉电操作选择的。一旦从掉电中恢复，新时钟源 用作是uP-CLK-CTL2寄存器的比特规定的速率的时钟源。
掉电操作由uP-CLK-CTL1寄存器的比特0控制。进入掉电模式是向该比特 的连续两次写(1后续0)的结果。从掉电恢复是nIRQ或nFIQ上的不屏蔽中断 的结果。中断后加温计时器开始倒计数，计数器持续时间由uP-CLK-CTL1的比 特[3∶1]规定。
pd-en：这是uP-CLK-CTL1的写至比特0的解码，用来进入掉电和从掉电 恢复。
up-osc-en：在掉电期间，up-osc-en低，用来禁止振荡器。一旦有中断断 言，up-osc-en进行0到1的转换，这用来使能振荡器和加温计时器。
osc-ok：用来表示何时振荡器得到加温并准备好由ARM使用。是slpctl-clk 信号。
osc-ok-delay：这是osc-ok的单周期延迟版。
osc-ok-sync：osc-ok-delay与时钟源同步便是osc-ok-sync。
outof-pd-en：这用来控制中断断言后的电路的复苏操作。
wutimer-done：这表示加温计时器的失效。
re s-cntr-pd：这用来在加温计时器失效后复位按n分频的计数器电路， 以允许对ARM的无伪信号mclk-src。
下面给出图12所示的用于执行掉电操作及后续上电操作的特定信号的细 节：
BnRES断言和去断言后，pd-en低。Up-osc-en高，使能振荡器。
写入uP-CLK-CTL1后产生结果如下：
pe-en变高，这使up-osc-en变低。关闭振荡器，如果voc-osc-en也低。
osc-ok-sync变低并关闭mclk-src。当mclk-src在低阶段并因而无伪信 号时，出现该mclk-src关闭。
osc-ok因up-osc-en低而在slpctl-clk-phil上变低。在下一 slpctl-clk-phil上，osc-ok-delay变低。由于osc-ok、osc-ok-delay、 osc-ok-sync基本上相同，由pd-en复位时钟源同步器链中的全部async-ff。 因而，osc-ok、osc-ok-delay、osc-ok-sync有相同的行为，尽管osc-ok-sync 在osc-ok和osc-ok-delay进行1到0的转换(因为osc-ok和osc-ok-delay 是slpctl-clk信号)前变低。
在掉电中保持着振荡器，直到不屏蔽中断出现。中断断言使pd-en变低。 我们得保证：如果中断在osc-ok-delay变低前断言，它在osc-ok-delay进行 1到0的转换后才改变pd-en。这是需要的，因为如果在osc-ok-delay变低前 pd-en变低，会出现osc-ok-sync上的未知值(因为时钟源同步器链上的复位项 是pd-en)。为实现这一点，使用out of-pd-en。中断断言之前，out of-pd-en 低，因为断言了async-ff上的复位项。当中断断言时，有两种可能情况：
osc-ok-delay低：在此情况，断言async-ff的设置项，因为osc-ok-delay 低。但是outof-pd-en低，因为也断言了复位项且复位控制了整个async-ff 集。现在，中断断言使async-ff上的复位项去断言。outof-pd-en变高，因为 设置项控制着async-ff。结果，pd-en变低。
osc-ok-delay高：在此情况，不断言async-ff的设置项。outof-pd-en 低，且当中断断言时也去断言设置项。outof-pd-en低到osc-ok-delay进行1 到0的转换(设置使outof-pd-en变高的async-ff)。结果，pd-en变低。
up-osc-en因pd-en低而变高。然后与slpctl-clk和检测到的上升沿同步 以产生加温计时器的下载信号。加温计时器开始倒计时，其持续时间是写至 uP-CLK-CTL2的比特[3∶1]的值。
当计时器数值到0x1时，检测到加温持续时间的结束。此时，断言 wutimer-done。这使osc-ok和osc-ok-delay断言。osc-ok-delay与时钟源同 步，同步版是检测到用来在时钟源的下降沿产生res-cntr-pd的上升沿。这使 按n分频计时器就在mclk-src使能前得到复位，从而消除使能过程期间 mclk-src上的伪信号。
在时钟源的下一上升沿，osc-ok-sync变高且mclk-src现在使能。仍断言 res-cntr-pd。
在时钟源的下一下降沿，去断言res-cntr-pd且相应按n分频时钟在 mclk-src使能。
中断在上电后由中断服务程序清除。这将去断言outof-pd-en并完成掉电 和加温序列。
已描述将时钟信号用于RISC处理器(此类处理器中，推迟操作仅需将时钟 信号与处理器断开随后重新连接来实现)的各种方法和装置。发明原理也适用 于其他系统。此处所述示例实施例只是说明本发明而非限制本发明的范围，应 按以下权利要求理解本发明的范围。