在本文中，词语“同步传送网络”例如是指SDH/SONET、TDM 和PDH网络及其等效网络。
在本文中，术语“设备”是指需要时间同步的任何类型的网络设备 项目，例如交换机、无线电网络控制器(RNC)(也称为基站控制器(BSC))、 媒体网关(MGW)、分/插复用器(ADM)或交换器(可能是E10类型)。
时间同步系统向上述设备提供基准时钟信号(也称为“时钟基准”)， 以便于它能够进行它的时间处理，例如准备用以尽可能可靠地提供服务 的处理或者用以使得传送网络同步的处理，因此在同步传送网络中极为 重要。
上述类型的网络设备使用第3级时钟信号(也在欧洲称为G813信号 和在美国称为Stratum 3信号)。它们是从在欧洲称为同步提供单元(SSU) 和在美国称为大楼综合定时源(BITS)的设备所提供的第2级时钟信号 (也在欧洲称为G812信号和在美国称为Stratum 2信号)中得到，并且又 从诸如原子钟等设备所提供的第1级时钟信号(也在欧洲称为G811信号 和在美国称为Stratum 1信号)中得出。在本文中，第1级代表最准确的 级别，即受到最低时间漂移的级别。
同步传送网络一般包括连接到原子钟的BITS和/或SSU，包括同步 系统的网络设备可连接到该原子钟。
为了确保服务在这些网络内的连续性，需要不仅在网络设备一级处 而且在由同步系统递送的基准时钟信号一级处提供冗余。对于冗余时钟 信号之间的相位差来说尽可能地小是优选的。
现有技术的同步系统使用了两个同步模块，每个模块具有用于接收 基准时钟信号例如第2级基准时钟信号的两个输入信道，以便于例如建 立和递送第3级基准时钟信号。由于每个第3级基准时钟信号是从第2 级基准时钟信号中频繁地获得的，所以这些同步系统未提供真正的冗 余。
同时，现有技术的同步系统在接收第2级基准时钟信号的每个输入 处运用了外部模块间跨接。因此，如果第2级基准时钟信号之一无法馈 送到同步系统，则服务的连续性可能受损。
现有技术的同步系统尚未足够地可靠和/或有效，因此本发明的目的 是改进此情形，并且如果可能，对于更大数量的故障提供了符合标准的 改进的保障。

为此，本发明提出一种用于同步传送网络设备的同步系统，所述系 统包括：
-第一同步模块，包括：
-第一子模块，适用于在频率变化之后，适于递送第一中间 时钟信号，该第一中间时钟信号是基于从第一外部基准时钟信号 和内部基准时钟信号中选择的信号来有选择性地定义的，
-第二子模块，适于递送第一主基准时钟信号，该第一主基 准时钟信号是基于从第一中间时钟信号和第二中间时钟信号中 选择的信号来有选择性地定义的，以及
-第三子模块，适用于在频率变化之后，适于递送第一输出 基准时钟信号，该第一输出基准时钟信号是基于从第一主基准时 钟信号和第二主基准时钟信号中选择的信号来有选择性地定义 的，以及
-第二同步模块，包括：
-第一子模块，适用于在频率变化之后，适于递送第二中间 时钟信号，该第二中间时钟信号是基于从另一第一外部基准时钟 信号和另一内部基准时钟信号中选择的信号来有选择性地定义 的，
-第二子模块，适于递送基于第一和第二中间时钟信号之一 来有选择性地定义的第二主基准时钟信号，以及
-第三子模块，适用于在频率变化之后，适于递送基于第一 和第二主基准时钟信号之一来有选择性地定义的第二输出基准 时钟信号。
本发明的同步系统可分别地或组合地具有其他特征，特别是如下特 征：
-第一模块的第一子模块适用于在频率变化之后，可适于递送第一 中间时钟信号，该第一中间时钟信号是基于从第一外部基准时钟 信号、第二外部基准时钟信号和至少内部基准时钟信号中选择的 信号来有选择性地定义的，以及第二模块的第一子模块适用于在 频率变化之后，适于递送第二中间时钟信号，该第二中间时钟信 号是基于从另一第一外部基准时钟信号、另一第二外部基准时钟 信号和至少另一内部基准时钟信号中选择的信号来有选择性地 定义的；
-第一模块的第一子模块替代地适用于在频率变化之后，适于递送 第一中间时钟信号，该第一中间时钟信号是基于从第一外部基准 时钟信号、第二外部基准时钟信号和来自不同源的至少两个内部 基准时钟信号中选择的信号来有选择性地定义的，以及第二模块 的第一子模块可适用于在频率变化之后，适于递送第二中间时钟 信号，该第二中间时钟信号是基于从另一第一外部基准时钟信 号、另一第二外部基准时钟信号和来自不同源的至少两个其他内 部基准时钟信号中选择的信号来有选择性地定义的；
-第一模块可进一步包括适于从第一外部基准时钟前驱信号中生 成第一外部基准时钟信号的第四子模块，以及第二模块可进一步 包括适于从另一第一外部基准时钟前驱信号中生成另一第一外 部基准时钟信号的第四子模块；
-第一模块可进一步包括适于从第二外部基准时钟前驱信号中生 成第二外部基准时钟信号的第五子模块，以及第二模块可进一步 包括适于从另一第二外部基准时钟前驱信号中生成另一第二外 部基准时钟信号的第五子模块；
-例如，第一和第二外部基准时钟前驱信号分别发源于BITS和 SSU；
-例如，第一模块的第一子模块适于改变第二外部基准时钟信号的 频率以构成第一中间时钟信号，以及第二模块的第一子模块适于 改变另一第二外部基准时钟信号的频率以构成第二中间时钟信 号；
-例如，第一和第二外部基准时钟前驱信号替代地分别发源于SSU 和BITS；
-例如，第一模块的第一子模块然后适于改变第一外部基准时钟信 号的频率以构成第一中间时钟信号，以及第二模块的第一子模块 适于改变另一第一外部基准时钟信号的频率以构成第二中间时 钟信号；
-第一模块的第二子模块可具有适于接收第一中间时钟信号的主 输入、适于接收第二中间时钟信号的辅输入和适于接收第二主基 准时钟信号的第三输入，以及可适于以至少部分地弥补第二和第 一主基准时钟信号之间的任何相位差这样的方式，将在第三输入 处接收的第二主基准时钟信号的相位与第一主基准时钟信号的 相位对准，以及类似地，第二模块的第二子模块可具有适于接 收第一中间时钟信号的主输入、适于接收第一中间时钟信号的辅 输入和适于接收第一主基准时钟信号的第三输入，以及可适于以 至少部分地弥补第一和第二主基准时钟信号之间的任何相位差 这样的方式，将在第三输入处接收的第一主基准时钟信号的相位 与第二主基准时钟信号的相位对准；
-第一模块的第三子模块可具有适于以两个或更多不同频率递送 第一输出基准时钟信号的至少两个输出，以及类似地，第二模块 的第三子模块可具有适于以两个或更多不同频率递送第二输出 基准时钟信号的至少两个输出；
-第一模块可包括：第一选择装置，适于接收每个内部基准时钟信 号以及在输出处有选择性地递送所接收的内部基准时钟信号；第 二选择装置，适于接收由第一选择装置递送的内部基准时钟信 号，以便将它有选择性地递送到连接于第四子模块的输出；以及 /或者第三选择装置，适于接收由第一选择装置递送的内部基准 时钟信号，以便将它有选择性地递送到连接于第五子模块的输 出，该第一模块的第四子模块可适于以将第一外部基准时钟前 驱信号外部同步到它的频率为目的，将由第二选择装置提供的内 部基准时钟信号递送到输出，以及/或者该第一模块的第五子模 块可适于以将该第二外部基准时钟前驱信号外部同步到它的频 率为目的，将由第二选择装置提供的内部基准时钟信号递送到输 出；类似地第二模块可包括：第一选择装置，适于接收每个另一 内部基准时钟信号以及在输出处有选择性地递送另一接收的内 部基准时钟信号；第二选择装置，适于接收由第一选择装置递送 的另一内部基准时钟信号，以便将它有选择性地递送到连接于第 四子模块的输出；以及/或者第三选择装置，适于接收由第一选 择装置递送的另一内部基准时钟信号，以便将它有选择性地递送 到连接于第五子模块的输出，该第二模块的第四子模块可适于以 将另一外部基准时钟前驱信号外部同步到它的频率为目的，将由 第二选择装置提供的另一内部基准时钟信号递送到输出，以及/ 或者该第二模块的第五子模块可适于以将另一外部基准时钟前 驱信号外部同步到它的频率为目的，将由第二选择装置提供的另 一内部基准时钟信号递送到输出；
-例如，第一模块和第二模块的每一个的第一子模块和第一选择装 置、第二选择装置和第三选择装置在各自的第六子模块内组合在 一起；
-第一模块和第二模块的每一个的第二选择装置和/或第三选择装 置可具有输入，该输入适于以向该第四子模块和/或该第五子模 块馈送由第一选择装置递送的内部基准时钟信号或者馈送第一 输出基准时钟信号或第二输出基准时钟信号这样的方式来接收 第一输出基准时钟信号或第二输出基准时钟信号；
-第一模块的第三子模块可适于以构成第一输出基准时钟信号这 样的方式来改变第一主基准时钟信号和/或第二主基准时钟信号 的频率，以及第一模块的第三子模块可适于以构成第二输出基准 时钟信号这样的方式来改变第二主基准时钟信号的频率和/或第 二主基准时钟信号。
本发明还提出一种用于配备有上述类型同步系统的同步传送网络 的设备。
本发明尽管不是排他地但是特别地适合于SDH/SONET、TDM和 PDH同步传送网络。

在阅读如下具体的描述和察看附图时，本发明的其他特征和优点将 变得明显，在附图中：
-图1是本发明的同步系统的一个实施例的功能框图；以及
-图2是图1同步系统的第一模块MA的一个实施例的功能框图。
附图构成了本发明的说明书的一部分，并且如果必要，可有助于本 发明的定义。

本发明的目的是为同步传送网络比如TDM(时分复用)网络、 SDH/SONET网络或PDH(准同步数字系列)网络的设备提供有效的基准 时钟信号冗余。
为此，本发明提出一种同步系统，该同步系统准备安装在需要冗余 时间同步的网络设备例如交换机、无线电网络控制器(RNC或BSC)、媒 体网关(MGW)、分/插复用器(ADM)或交换器(可能是E10类型)中。
如图1中所示，同步系统D例如可安装在印刷电路卡C上，该卡C 准备经由网络设备的机架的中间背板而连接到尾部转移模块(RTM) RTMA和RTMB。
本发明的同步系统D包括优选地安装在网络设备ER的两个不同卡 上的两个同步模块MA和MB。
两个同步模块MA和MB在功能方面基本相同。一个通常是主模块， 另一个则是它的从属模块。
第一同步模块MA包括三个子模块SM1A、SM2A和SM3A。
第一子模块SM1A具有：第一输入，准备用以接收第一外部基准时 钟信号(例如第2级基准时钟信号)；以及第二输入，准备用以从与同步 系统D相同的机架中的卡接收第一内部基准时钟信号(例如信号CLK3A) 或者从扩展机架接收信号Ext LT#A。
在图1和2所代表的非限制性实例中，第一模块MA进一步包括第 四子模块SM4A，该子模块SM4A具有适于向第一子模块SM1A的第一 输入馈送第一外部基准时钟信号的输出。第四子模块SM4A具有准备用 以接收第一外部基准时钟前驱信号的输入，它从该前驱信号中生成了馈 送到第一子模块SM1A的第一外部基准时钟信号。
在所示实例中，第一外部基准时钟前驱信号是本领域的技术人员称 为BITS in#A信号的信号，该信号是由大楼综合定时源(BITS)递送的。 在此情况下，第四子模块SM4A适于处理以T1帧的形式接收的第一前 驱信号，以便于将它解码并根据它来提取用以建立第一外部基准时钟信 号的时序和帧。这种子模块常常称为LIU+T1成帧器。
可替代地，第一外部基准时钟前驱信号可以是本领域的技术人员称 为SSU in#A信号的前驱信号，该信号是由同步提供单元(SSU)递送的。 在此情况下，第四子模块SM4A适于处理所接收的第一前驱信号，以便 恢复因传输而降级的信号以及建立第一外部基准时钟信号。该处理也可 对接收的第一前驱信号分频，例如使得它变成等于8kHz。这种子模块 常常称为2MHz LIU。
在图1和2所代表的非限制性实例中，第一子模块SM1A还具有： 第三输入，适于接收第二外部基准时钟信号(例如第2级基准时钟信号)； 以及第四输入，适于从扩展机架接收第二内部基准时钟信号(例如信号 Ext LT#A)或者从与同步系统D相同的机架中的卡接收信号CLK3A。
而且，在图1和2所代表的非限制性实例中，第一模块MA进一步 包括第五子模块SM5A，该子模块具有适于向第一子模块SM1A的第三 输入馈送第二外部基准时钟信号的输出。第五子模块SM5A具有适于接 收第二外部基准时钟前驱信号的输入，它从该前驱信号中生成了馈送到 第一子模块SM1A的第二外部基准时钟信号。
在本例中，第二外部基准时钟前驱信号是本领域的技术人员称为 SSU in#A信号的前驱信号，该信号是由SSU递送的。在此情况下，第 五子模块SM5A适于处理所接收的第二前驱信号，以便恢复因传输而降 级的信号以及建立第二外部基准时钟信号。该处理也可对接收的第二前 驱信号分频，例如使得它变成等于8kHz。
可替代地，第二外部基准时钟前驱信号可以是本领域的技术人员称 为BITS in#A信号的前驱信号，该信号是由BITS递送的。在此情况下， 第五子模块SM5A适于处理以T1帧的形式接收的第二前驱信号，以便 将它解码以及根据它来提取用以建立第二外部基准时钟信号的时序和 帧。
可设想到的另一选择是同步系统D的每个同步模块MA和MB包 括适于处理由两个BITS或由两个SSU递送的前驱信号的第四和第五子 模块。
每个内部基准时钟信号(也称为行时序信号)具有例如8kHz的频 率，(第一外部基准时钟前驱信号的)T1帧例如以1.544Mbit/s的比特率 到达并且用来生成具有例如8kHz频率的第一外部基准时钟信号，而且 每个第二外部基准时钟前驱信号具有例如2MHz的频率。
如图2中所示，第一子模块SM1A包括：第一接收子模块MR1， 用于接收第一外部基准时钟信号和用于递送第一中间时钟信号；第二接 收子模块MR2，适用于在频率变化(从2MHz到8kHz)之后，如果尚未 由第五子模块SM5A完成，则用于接收第二外部基准时钟信号和用于递 送第一中间时钟信号；以及第三接收子模块MR3，用于接收内部基准 时钟信号和用于递送第一中间时钟信号。
当然，可能仅有两个子模块，例如子模块MR1和MR3或者子模块 MR2和MR3。
每个接收子模块MR1、MR2和MR3耦合到用于选择它们递送的各 第一中间时钟信号中的一个的选择子模块S，以便将它递送到自身输出 (以8kHz的频率)。
第一子模块SM1A常常称为BITS/SSU/行时序选择子模块。
第二子模块SM2A具有：主输入E1A，适于接收由第一子模块SM1A 的输出所递送的第一中间时钟信号；以及辅输入E2A，适于接收由第二 模块MB的第一子模块SM1B的输出所递送的第二中间时钟信号(见下 文)。
在图1和2所代表的非限制性实例中，第二子模块SM2A还具有适 于接收由第二模块MB的第二子模块SM2B的输出所递送的第二主基准 时钟信号的第三输入E3A(见下文)。
第二子模块SM2A选择它在它的主和辅输入E1A、E2A之一处以 及如果适用则在它的第三输入E3A处接收的信号中的一个，以便将它 递送到输出。在本文中，由第二子模块SM2A递送的信号称为第一主基 准时钟信号。
如果第一中间时钟信号在第二子模块SM2A处不可用，则有必要使 用由第二模块MB的第一子模块SM1B递送的第二中间时钟信号，以生 成第一主基准时钟信号。由于第二中间时钟信号(它是在辅输入E2A处 接收的)具有第二模块MB的相位，所以它在频率上以及如果适用则在 相位上是与第一主基准时钟信号同步的。
正如本发明所提出的以及如图1和2中所示的，同步由系统D的第 二子模块SM2A和SM2B分别递送的第一和第二主基准时钟信号的相位 是优选的。为此，第二子模块SM2A将它在它的第三输入E3A处接收 的第二主基准时钟信号的相位与它递送到它的输出的第一主基准时钟 信号的相位(优选为渐进地)对准，以便弥补它们之间的任何相位差的至 少一部分。
例如，PLL(适用于数字类型)可用来弥补相位差。
归功于模块MA和MB的这种布局，仅需要实现一个内部模块间跨 接。特别地，这限制了相位跳跃。
第二子模块SM2A常常称为时钟生成器。例如，它可采用ASIC的 形式(适用于数字类型)。
如图1和2中所示，第二子模块SM2A可连接到本地振荡器OLA。 这在输入E1A和E2A在已经造成所有基准丢失的故障之后相互交换的 情况下保证了第一同步模块MA的自主时序。
第三子模块SM3A具有适于接收第一主基准时钟信号(由它的第一 模块MA的第二子模块SM2A的输出所递送)的第一输入、以及适于接 收第二主基准时钟信号(由第二模块MB的第二子模块SM2B的输出所 递送)的第二输入。
它将第一输出基准时钟信号递送到输出，该信号要么是它已经接收 的第一主基准时钟信号(在频率变化之后适用)，要么是它已经接收的第 二主基准时钟信号(在频率变化之后适用)。
频率的变化使得能够选择输出频率。于是，输出基准时钟信号能够 在具有例如8kHz或19.44MHz的频率时得以递送。
在图1和2所示的非限制性实例中，第三子模块SM3A可具有多个 输出(本例中两个输出)。这些输出递送具有不同频率的第一输出基准时 钟信号。在本例中，第一输出提供第一输出基准时钟信号Ext CLK1#A(例如在8kHz)，并且第二输出提供第一输出基准时钟信号Ext CLK2#A(例如在19.44MHz)。
第三子模块SM3B常常称为基准时钟分配模块。
第二同步模块MB包括三个子模块SM1B、SM2B和SM3B。
第一子模块SM1B具有适于接收另一外部基准时钟信号(例如第2 级基准时钟信号)的第一输入、以及适于接收另一第一内部基准时钟信 号(例如信号CLK3B或信号Ext LT#B)的第二输入。
在图1和2所代表的非限制性实例中，第二模块MB进一步包括第 四子模块SM4B，该子模块具有适于向第一子模块SM1B的第一输入馈 送所述另一第一外部基准时钟信号的输出。第四子模块SM4B具有适于 接收另一第一外部基准时钟前驱信号的输入，它从该前驱信号中生成了 馈送到第一子模块SM1B的所述另一第一外部基准时钟信号。
在本例中，所述另一第一外部基准时钟前驱信号是本领域的技术人 员称为BITS in#B信号的前驱信号，该信号是由BITS递送的。在此情 况下，第四子模块SM4B适于处理它已经以T1帧的形式接收的所述另 一第一外部基准时钟前驱信号，以便将它解码以及根据它来提取用以建 立所述另一第一外部基准时钟信号的时序和帧。这种子模块常常称为 LIU+T1成帧器。
可替代地，所述另一第一外部基准时钟前驱信号可以是本领域的技 术人员称为SSU in#B信号的前驱信号，该信号是由SSU递送的。在此 情况下，第四子模块SM4A适于处理它已经接收的所述另一第一外部基 准时钟前驱信号，以便恢复因传输而降级的信号以及建立所述另一第一 外部基准时钟信号。该处理也可对接收的前驱信号分频，例如使得它变 成等于8kHz。这类子模块常常称为2MHz LIU。
在图1和2所代表的非限制性实例中，第一子模块SM1B还具有适 于接收另一第二外部基准时钟信号例如第2级外部基准时钟信号的第三 输入、以及适于接收另一第二内部基准时钟信号例如信号Ext LT#B或 信号CLK3B的第四输入。
而且，在图1和2所代表的非限制性实例中，第二模块MB进一步 包括第五子模块SM5B，该子模块具有适于将所述另一第二外部基准时 钟信号馈送到第一子模块SM1B的第三输入的输出。第五子模块SM5B 具有适于接收另一第二外部基准时钟前驱信号的输入，它从该前驱信号 中生成了馈送到第一子模块SM1B的所述另一第二外部基准时钟信号。
在本例中，所述另一第二外部基准时钟前驱信号是本领域的技术人 员称为SSU in#B信号的前驱信号，该信号是由SSU递送的。在此情况 下，第五子模块SM5B适于处理它已经接收的所述另一第二外部基准时 钟前驱信号，以便恢复因传输而降级的信号以及建立所述另一第二外部 基准时钟信号。该处理也可对接收的前驱信号分频，例如使得它变为等 于8kHz。
可替代地，所述另一第二前驱信号可以是本领域的技术人员称为 BITS in#B信号的前驱信号，该信号是由BITS递送的。在此情况下，第 五子模块SM5B适于处理它已经以T1帧的形式接收的所述另一第二外 部基准时钟前驱信号，以便将它解码以及根据它来提取用于建立所述另 一第二外部基准时钟信号的时序和帧。
第一子模块SM1B包括：第一接收子模块MR1，用于接收所述另 一外部基准时钟信号和用于递送第二中间时钟信号；第二接收子模块 MR2，适用于在频率变化(从2MHz到8kHz)之后，如果尚未由第五子 模块SM5A完成，则用于接收所述另一第二外部基准时钟信号和用于递 送第二中间时钟信号；以及第三接收子模块MR3，用于接收内部基准 时钟信号和用于递送第二中间时钟信号。
当然，可能仅有两个接收子模块，例如子模块MR1和MR3或者子 模块MR2和MR3。
每个接收子模块MR1、MR2和MR3耦合到适于选择它们递送的各 第二中间时钟信号中的一个的选择子模块S，以便将它递送到自身输出 (在8kHz的频率)。
第一子模块SM1B常常称为BITS/SSU/行时序选择子模块。
第二子模块SM2B具有：主输入E1B，适于接收由第一子模块SM1B 的输出所递送的第二中间时钟信号；以及辅输入E2B，适于接收由第一 模块MA的第一子模块SM1A的输出所递送的第一中间时钟信号。
在图1和2所代表的非限制性实例中，第二子模块SM2B还具有适 于接收由第一模块MA的第二子模块SM2A的输出所递送的第一主基准 时钟信号的第三输入E3B。
第二子模块SM2B选择它在它的主输入E1B或它的辅输入E2B处 以及如果适用则在它的第三输入E3处接收的信号中的一个。由第二子 模块SM2B递送的信号在此称为第二主基准时钟信号。
如果第二中间时钟信号在第二子模块SM2B处不可用，则由第一模 块MA的第一子模块SM1A递送的第一中间时钟信号必须用来生成第二 主基准时钟信号。由于第一中间时钟信号(它是在第二输入E2B处接收 的)具有第一模块MA的相位，所以它在频率上以及如果适用则在相位 上与第二主基准时钟信号同步。
如图1和2中所示，按照本发明，同步分别由系统D的第二子模块 SM2A和SM2B递送的第一和第二主基准时钟信号的相位是优选的。为 此，第二子模块SM2B将它在它的第三输入E3B处接收的第一主基准 时钟信号的相位与它递送到它的输出的第二主基准时钟信号的相位(优 选为渐进地)对准，以便弥补它们之间的任何相位差的至少一部分。
例如，PLL(适用于数字类型)可用来弥补相位差。
第二子模块SM2B常常称为时钟生成器。例如，它可采用ASIC的 形式(适用于数字类型)。
如图1和2中所示，第二子模块SM2B可连接到本地振荡器OLB。 这在输入E1B和E2B在造成所有基准丢失的故障之后相互交换的情况 下保证了第二同步模块MB的自主时序。
第三子模块SM3B具有适于接收第二主基准时钟信号(由它的第二 模块MB的第二子模块SM2B的输出所递送)的第一输入、以及适于接 收第一主基准时钟信号(由第一模块MA的第二子模块SM2A的输出所 递送)的第二输入。
它将第二输出基准时钟信号递送到输出，该信号要么是它已经接收 的第二主基准时钟信号(在频率变化之后适用)，要么是它已经接收的第 一主基准时钟信号(在频率变化之后适用)。
频率的变化使得能够选择输出频率。于是，输出信号能够在具有例 如8kHz或19.44MHz的频率时得以递送。
在图1和2所示的非限制性实例中，第三子模块SM3B可具有多个 输出(本例中两个输出)。各种输出递送具有不同频率的第二输出基准时 钟信号。在本例中，第一输出提供第二输出基准时钟信号Ext CLK1#B(例 如在8kHz)，并且第二输出提供第二输出基准时钟信号信号Ext CLK2#B(例如在19.44MHz)。
第三子模块SM3B常常称为基准时钟分配子模块。
针对本发明的同步系统而提出的构架确保了它向它的输出所递送 的基准时钟信号的全部冗余，只要它的同步模块MA和/或它的同步模 块MB接收外部或内部基准时钟(前驱)信号。
如果问题出现在它的第一模块MA的第二子模块(时钟生成 器)SM2A的上游侧上，则所述第二子模块SM2A能够使用它在它的辅 输入处从第二模块MB的第一子模块SM1B接收的中间时钟信号，以递 送主基准时钟信号。类似地，如果问题出现在它的第二模块MB的第二 子模块(时钟生成器)SM2B的上游侧上，则所述第二子模块SM2B能够 使用它在它的辅输入处从第一模块MA的第一子模块SM1A接收的中间 时钟信号，以递送主基准时钟信号。现在，如果问题出现在它的第一模 块MA的第三子模块(基准时钟分配子模块)SM3A的上游侧上，则所述 第三子模块SM3A能够使用它在它的辅输入处从第二模块MB的第二子 模块SM2B接收的主基准时钟信号，以递送输出基准时钟信号。类似地， 如果问题出现在它的第二模块MB的第三子模块SM3B的上游侧上，则 所述第三子模块SM3B能够使用它在它的辅输入处从第一模块MA的第 二子模块SM2A接收的主基准时钟信号，以递送输出基准时钟信号。最 后，如果问题出现在它的第一模块MA的第三子模块SM3A一级处，则 它的第二模块MB的第三子模块SM3B能够递送它的主基准时钟信号， 类似地，如果问题出现在它的第二模块MB的第三子模块SM3B一级处， 则它的第一模块MA的第三子模块SM3A能够递送它的主基准时钟信 号。
同步系统D的每个模块MA或MB还能够适于递送已接收的内部 基准时钟信号，该信号用于将外部基准时钟(前驱)信号同步到它的频率。
为此，如图2中所示，每个模块MA或MB可包括：
-第一选择子模块MS1，用于接收每个内部基准时钟信号(这里是 信号Ext LT#A和CLK3A或Ext LT#B和CLK3B)，以便有选择性地将 它们中的一个递送到输出，
-第二选择子模块MS2，用于接收由第一选择子模块MS1递送的 内部基准时钟信号，以便有选择性地将它递送到连接于相应第四子模块 SM4A或SM4B的输出，以及/或者
-第三选择子模块MS3，用于接收由第一选择子模块MS1递送的 内部基准时钟信号，以便有选择性地将它递送到连接于相应第五子模块 SM5A或SM5B的输出。
每个第四子模块SM4A或SM4B然后在输出(这里是输出BITS out#A或BITS out#B)处递送由第二选择子模块MS2提供给它的内部基 准时钟信号Ext LT#A(或Ext LT#B)或CLK3A(或CLK3B)，以便于它由 递送第一外部基准时钟信号的设备使用，以将该设备同步到它的频率。 用于外部同步的内部基准时钟信号的频率例如是8kHz。
类似地，每个第五子模块SM5A或SM5B可向输出(这里是输出SSU out#A或SSU out#B)递送由第二选择子模块MS2提供给它的内部基准 时钟信号Ext LT#A(或Ext LT#B)或CLK3A(或CLK3B)，以便于它由递 送第二外部基准时钟前驱信号的设备使用，以将该设备同步到它的频 率。用于外部同步的内部基准时钟信号的频率例如是8kHz。
如通过图2中的非限制性实例所示，第一和第二同步模块MA和 MB的每一个的第二选择子模块MS2可具有第二输入，用于接收由第三 子模块SM3A(B)的输出之一递送的第一输出基准时钟信号CLK1A(B) 或CLK2A(B)。因此能够向第四子模块SM4A(B)馈送由第一选择子模块 MS1递送的内部基准时钟信号或者馈送第一输出基准时钟信号 CLK1A(B)或CLK2A(B)。第四子模块SM4A(B)然后能够有选择性地向 输出BITS out#A(B)递送输出基准时钟信号CLK1A(B)或CLK2A(B)，以 便于测量由模块MA或MB实现的同步质量。
取而代之或者除此之外，第一和第二同步模块MA和MB的每一个 的第三选择子模块MS3还能够具有第二输入，用于接收由第三子模块 SM3A(B)的输出之一递送的第一输出基准时钟信号CLK1A(B)或 CLK2A(B)。于是，它能够向第五子模块SM5A(B)馈送由第一选择子模 块MS1递送的内部基准时钟信号或者馈送第二输出基准时钟信号 CLK1A(B)或CLK2A(B)。第五子模块SM5A(B)然后能够有选择性地向 输出SSU out#A(B)递送输出基准时钟信号CLK1A(B)或CLK2A(B)，以 便于测量由模块MA或MB实现的同步质量。
而且，也正如通过图2中的非限制性实例所示，第一和第二模块 MA和MB的每一个的第一子模块SM1A或SM1B以及第一、第二和第 三选择子模块MS1、MS2、MS3可在第六子模块SM6A或SM6B中组 合在一起。然而，第一和第二模块MA和MB的每一个的第一、第二和 第三选择子模块MS1、MS2、MS3能够替代地插入于第一子模块SM1A 或SM1B和第四子模块SM4A或SM4B以及第五子模块SM5A或SM5B 之间。
在aTCA类型构架的情况中，跨接能够使用由本领域的技术人员称 为更新信道的器件，这些更新信道由用于将卡互连的中间背板来提供。
本发明不限于仅通过实例在上文描述的同步系统和网络设备的实 施例，而是涵盖了落入所附权利要求的范围内的本领域技术人员可设想 到的其所有变形。
因此，上文描述了同步系统的一个实施例，其中每个同步模块进一 步包括第四子模块(SM4A或SM4B)和第五子模块(SM5A或SM5B)。这 提供了适于所有已知情形的系统。当然，如果两个子模块中仅一个是必 要的，则不使用另一个。然而，也可设想这样的变形，其中该同步系统 并不包括第五子模块，在此情况下第四子模块适于处理BITS类型的信 号或SSU类型的信号。
而且，本发明涉及需要可靠的同步基准的任何电信应用。